CMOS集成电压比较器设计分析-KIA MOS管

CMOS集成电压比较器

电(dian)压比(bi)较器(qi)是(shi)对输入信(xin)号进(jin)行鉴幅与(yu)比(bi)较的电(dian)路(lu)，其(qi)功能是(shi)比(bi)较一(yi)个模(mo)拟(ni)信(xin)号和另(ling)一(yi)个模(mo)拟(ni)信(xin)号(参(can)考信(xin)号)，并以输出比(bi)较得到(dao)的二进(jin)制(zhi)信(xin)号。其(qi)在A／D转换器(qi)、数据传输器(qi)、切换功率(lv)调节(jie)器(qi)等设备(bei)中有着广泛的应用。

在高速度、高精(jing)度A／D转(zhuan)换(huan)器(qi)中(zhong)，比(bi)较器(qi)的精(jing)度和速度直接影响转(zhuan)换(huan)电路(lu)的转(zhuan)换(huan)精(jing)度和转(zhuan)换(huan)速度等关键指标；在数(shu)据传(chuan)输器(qi)中(zhong)，比(bi)较器(qi)的性(xing)能对数(shu)据传(chuan)输的误码率(lv)有着很大的影响；在切换(huan)功率(lv)调(diao)节(jie)器(qi)中(zhong)，调(diao)节(jie)器(qi)的功率(lv)调(diao)节(jie)性(xing)能在很大程度上依赖于电压比(bi)较器(qi)的性(xing)能。

因(yin)此(ci)，是高工(gong)作频率(lv)(lv)、高增益、低失调(diao)(diao)电压(ya)、高性(xing)能的电压(ya)比较器，在模拟集成电路和数／模混合集成电路中(zhong)十分重要。仿真结果表(biao)明，该电压(ya)比较器适用于高速A／D转换器、高速数据传输器及高性(xing)能切换功率(lv)(lv)调(diao)(diao)节器等设备中(zhong)。

1.比较器电路设计

这(zhei)里介绍的电压比较器(qi)是传统的预放大锁存(cun)比较器(qi)，采用预放大器(qi)、锁存(cun)比较器(qi)和(he)输出缓(huan)冲级级联的方式来实现，其原理(li)框图如图1所(suo)示(shi)。

如图2中(zhong)第一(yi)部分所示(shi)，M20和M21构成(cheng)差分放大(da)管；M4，M6组成(cheng)有源负载。M2，M3分别与M4，M6并联(lian)，以(yi)向差分放大(da)管注人大(da)电(dian)(dian)流，同(tong)时也减小了M4和M6的(de)宽(kuan)长比，降(jiang)低了电(dian)(dian)路的(de)输入电(dian)(dian)容，以(yi)利于电(dian)(dian)路提高(gao)频率特性。

该放大(da)器的增益(yi)可表示为(wei)：

从式(1)可以(yi)看出，在管(guan)子(zi)宽(kuan)长比确定后(hou)，Av与(1+ISD2／ISD4)1/2成正比，若(ruo)M2向(xiang)M21注(zhu)入大(da)电(dian)流，则在保证高(gao)(gao)频时能提高(gao)(gao)放大(da)器的(de)增益。该放大(da)器的(de)增益为12．9 dB(4．415 7倍(bei))，3 dB带(dai)宽(kuan)为582．64 MHz。

（1）锁存比较(jiao)电路

锁存比较电路(lu)是(shi)整(zheng)个比较器的核心部(bu)分(fen)(fen)，它应能区(qu)分(fen)(fen)毫(hao)伏量级的输(shu)入信号差。如图2中第(di)二部(bu)分(fen)(fen)所示(shi)， M17,M18交(jiao)叉互(hu)连实现正反馈，以提高比较电路(lu)的增益。

利(li)用前级预(yu)放(fang)大(da)器的输(shu)出(chu)，控制锁存器输(shu)入电(dian)流I+，I_的变化(hua)，若I_远大(da)于I_，则M16和(he) M18导(dao)通(tong)，Vout-△0，Uout+=(2L16I+／WμnCox)+VTHN；

若I_增大而I+减小(xiao)，M18的(de)(de)漏一(yi)源电(dian)(dian)压升高，当(dang)高到(dao)M17的(de)(de) VTHN时，M17导(dao)通，此(ci)时M17管(guan)(guan)开(kai)始抽取原来流过M16管(guan)(guan)的(de)(de)电(dian)(dian)流，这会使M16管(guan)(guan)的(de)(de)漏一(yi)源电(dian)(dian)压下(xia)降，并导(dao)致M18管(guan)(guan)截止(zhi)，电(dian)(dian)路的(de)(de)输(shu)出状态发(fa)生(sheng)转(zhuan)换。

当(dang)I-增大(da)到(dao)一定程度(du)时会导致M18进入饱(bao)和区，此时临(lin)界(jie)电流值I-=(I+)(W17μnCox／L17)／(W16μnCox／L16)，该(gai)电流临(lin)界(jie)点(dian)也是输出电压发生转(zhuan)换的(de)临(lin)界(jie)点(dian)。同(tong)理可(ke)得，当(dang)I+增大(da)时，发生转(zhuan)换的(de)电流临(lin)界(jie)点(dian)I+=(I-)(W17μnCox／L17)／ (W16μCox／L16)。

该锁(suo)存(cun)比(bi)较(jiao)器(qi)发生(sheng)转换(huan)时的输入电压差为1．37 mV。从锁(suo)存(cun)器(qi)的瞬态特性可(ke)以看出，在输入信(xin)(xin)号(hao)发生(sheng)跳变(bian)时，通过(guo)比(bi)较(jiao)输入信(xin)(xin)号(hao)和2．5 V参(can)考(kao)信(xin)(xin)号(hao)，锁(suo)存(cun)比(bi)较(jiao)器(qi)给出两个向(xiang)相反方向(xiang)变(bian)化的输出信(xin)(xin)号(hao)，实现(xian)了比(bi)较(jiao)功能。

（2）输出缓(huan)冲驱动(dong)级

输(shu)出缓冲驱动级(ji)(又称后放大器)的(de)主要作(zuo)用是把锁存比较(jiao)电(dian)路的(de)输(shu)出信号转化成逻辑(ji)电(dian)平(0 V或5 V)。

如(ru)图2中第三部分(fen)(fen)所示(shi)，M8，M10，M11,M13,M14,M15组成差分(fen)(fen)自偏(pian)置电路，它能吸(xi)人和供出较大(da)的电流(liu)，使比较器在驱(qu)动大(da)的容性负(fu)载时速度不受摆率的限制(zhi)。

M9，M12组成(cheng)一个反相器(qi)，用作(zuo)附加(jia)的增(zeng)益级，同(tong)时(shi)实现负载电(dian)容和自偏置差分(fen)放大(da)器(qi)之间的隔离(li)。要使输(shu)出缓(huan)冲级工作(zuo)在(zai)(zai)线性区，输(shu)入信号的幅度(du)一般要在(zai)(zai)1～3．5 V之间，所以在(zai)(zai)电(dian)路中串入M26管来提(ti)升锁(suo)存(cun)器(qi)输(shu)出电(dian)压的幅值。

2.电路(lu)仿真

在5 V电源的电压下，Vin-端加(jia)2．5 V参(can)考信号，在Cadence软件平台(tai)下用Spec-tre工具对基于CSMC 0．5 μmCMOS工艺模型的电路进(jin)行仿真(zhen)，得到比较器(qi)的增(zeng)益、带宽、上升(sheng)延时、下降(jiang)延时、输入共(gong)模范围如(ru)图3所(suo)示。

用(yong)Cadence自带的(de)(de)Dracula工(gong)具对版图进行(xing)验证(zheng)，通过设计规则(ze)检查(DRC)，该(gai)版图符合(he)CSMC0．5μmCMOS工(gong)艺的(de)(de)相关设计规则(ze)。

通过(guo)电路图和版(ban)图的(de)对照(zhao)(LVS)，版(ban)图中的(de)器件(jian)及器件(jian)间的(de)连接情况与(yu)电路图中相一(yi)致，保证(zheng)了该版(ban)图是图2所示电路图的(de)物理掩模(mo)图形集。

此外，在做完(wan)DRC和 LVS后(hou)，版图的(de)电气规则检查(ERC)也同(tong)时(shi)完(wan)成了，这是Dracula工(gong)具的(de)一个主要(yao)特点(dian)。ERC报告显(xian)示(shi)该版(ban)图中无短路、断路等电气规则错误。

3.版(ban)图设计

集成电(dian)路的(de)(de)(de)版图(tu)(tu)是芯片在实际制(zhi)作(zuo)时物理(li)掩模图(tu)(tu)形的(de)(de)(de)集合(he)，是从电(dian)路原理(li)图(tu)(tu)到实际芯片的(de)(de)(de)关(guan)键过渡(du)环节。版图(tu)(tu)的(de)(de)(de)设计直接影(ying)响着芯片的(de)(de)(de)最(zui)终(zhong)性能。模拟(ni)集成电(dian)路版图(tu)(tu)的(de)(de)(de)设计要求更高，它(ta)不仅有技术成分，还需要许多艺术性的(de)(de)(de)布局和走线(xian)。

基于CSMC 0．5μm CMOS(N-Well硅(gui)栅(zha))工艺设计的集成电压(ya)比(bi)较器版图如(ru)图4所示。

其中(zhong)电阻(zu)为(wei)制作在N-well中(zhong)的P+扩散(san)条；MOS管(guan)(guan)为(wei)NORMAL器件，其沟(gou)道(dao)宽(kuan)长(zhang)为(wei)多晶硅栅覆盖有源区部(bu)分的宽(kuan)长(zhang)。包围有源区的N+diff和P+diff，用来表(biao)明管(guan)(guan)子是(shi)(shi)NMOS管(guan)(guan)，还是(shi)(shi)PMOS管(guan)(guan)，版图面积为(wei)57μm×69 μm。

在CSMC O．5μm CMOS工艺条件下(xia)，采用预(yu)放大器、锁存(cun)比较(jiao)电(dian)(dian)路(lu)和输出缓冲(chong)级级联的(de)锁存(cun)比较(jiao)电(dian)(dian)路(lu)结构，设计了一个(ge)高(gao)速、高(gao)精(jing)度的(de)高(gao)性能(neng)集成(cheng)电(dian)(dian)压(ya)比较(jiao)器，它具有低输入失调电(dian)(dian)压(ya)、低功耗的(de)特(te)点(dian)。

完成从(cong)(cong)电路原(yuan)理(li)图(tu)设(she)计到(dao)版图(tu)设(she)计和(he)验证(DRC，LVS)以(yi)及(ji)工艺角仿(fang)真和(he)分析的整个(ge)设(she)计流程。从(cong)(cong)仿(fang)真结果可以(yi)看(kan)出，这(zhei)一高(gao)性(xing)能电压比(bi)较(jiao)器(qi)适用于(yu)高(gao)速(su)A／D转换器(qi)、高(gao)速(su)数(shu)据传输(shu)器(qi)及(ji)高(gao)性(xing)能切换功(gong)率调节器(qi)等设(she)备中。

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