集成电路-专用集成电路（ASIC）简介、优缺点等知识

电(dian)子产(chan)品(pin)生产(chan)革命的一(yi)项技(ji)术是(shi)“ 集成电(dian)路(lu) ”。该技(ji)术通过增加(jia)每个芯片的逻辑门(men)密度来减小电(dian)子产(chan)品(pin)的尺寸。今天，我(wo)们有(you)不(bu)同(tong)类型和配置的IC。正(zheng)如我(wo)们在周围观察到的那样，我(wo)们发现有(you)些(xie)IC仅可(ke)用于一(yi)种特定的应用，而有(you)些(xie)IC可(ke)以重新编(bian)程并用于各种应用。这(zhei)些(xie)类型的IC称为ASIC。但(dan)是(shi)它们有(you)何(he)不(bu)同(tong)？如何(he)对其进行重新编(bian)程？为什(shen)么有(you)些(xie)IC无法重新编(bian)程？希望找到这(zhei)些(xie)问(wen)题(ti)的答案。

什么是ASIC（专用集成电路）？

ASIC的(de)(de)完整形式是“ 专(zhuan)用(yong)集成电路(lu)”。这(zhei)(zhei)些(xie)(xie)电路(lu)是专(zhuan)用(yong)的(de)(de)，即为特(te)定应(ying)用(yong)量(liang)身定制的(de)(de)IC。这(zhei)(zhei)些(xie)(xie)通常是根据特(te)定应(ying)用(yong)程(cheng)序(xu)的(de)(de)要求(qiu)从根级别设(she)计的(de)(de)。一些(xie)(xie)特(te)定于(yu)应(ying)用(yong)的(de)(de)基本集成电路(lu)示(shi)例(li)包括玩具中(zhong)使用(yong)的(de)(de)芯片，用(yong)于(yu)存储器(qi)和微处理器(qi)接口(kou)的(de)(de)芯片等……这(zhei)(zhei)些(xie)(xie)芯片只能(neng)用(yong)于(yu)设(she)计了这(zhei)(zhei)些(xie)(xie)芯片的(de)(de)那个(ge)应(ying)用(yong)。大(da)概，这(zhei)(zhei)些(xie)(xie)类型的(de)(de)IC仅(jin)对那些(xie)(xie)生产(chan)量(liang)大(da)的(de)(de)产(chan)品(pin)是首选。由于(yu)ASIC是从根本上设(she)计的(de)(de)，因此它们具有很高的(de)(de)成本，并且仅(jin)建议用(yong)于(yu)批量(liang)生产(chan)。

ASIC的主要(yao)优点是减小了芯(xin)片尺寸，因为在单个芯(xin)片上构造了电路(lu)(lu)的大量(liang)功能单元。现代ASIC通常(chang)包括32位微(wei)处理器(qi)，存(cun)储块(kuai)，网络(luo)电路(lu)(lu)等。这类ASIC被称(cheng)为片上系统。随着制(zhi)造技术的发(fa)展和对设(she)计方法的研究的不(bu)断发(fa)展，具有不(bu)同定(ding)制(zhi)级别的ASIC被开发(fa)出来。

ASIC类型

ASIC是根据允许程(cheng)序员(yuan)在芯片(pian)上进行的定制量来分类的。

全定制

在这种类型(xing)的(de)(de)(de)设计中，所有逻辑单(dan)(dan)元都是(shi)为(wei)特定应用(yong)量身定制(zhi)的(de)(de)(de)，即设计人(ren)员必须(xu)专门(men)为(wei)电路(lu)(lu)制(zhi)造逻辑单(dan)(dan)元。所有用(yong)于互连的(de)(de)(de)掩模层(ceng)都是(shi)定制(zhi)的(de)(de)(de)。因此程序员无法更改芯片的(de)(de)(de)互连，并且在编程时必须(xu)了解电路(lu)(lu)布局(ju)。

完全定制ASIC的最佳示(shi)例之一是微处理器。这(zhei)种(zhong)类型(xing)的定制允许设(she)计(ji)人(ren)员在单个IC上构建各种(zhong)模(mo)拟电路(lu)，优化(hua)的存(cun)储单元(yuan)或机械(xie)结构。该ASIC成(cheng)本高昂(ang)并且制造和设(she)计(ji)非常耗时。设(she)计(ji)这(zhei)些IC所需(xu)的时间约为八周。

这些通常用于(yu)高级应(ying)用程序。最(zui)(zui)大的(de)性(xing)(xing)能，最(zui)(zui)小(xiao)的(de)面积(ji)和最(zui)(zui)高的(de)灵活性(xing)(xing)是完全定制(zhi)设(she)计(ji)的(de)主要功能。最(zui)(zui)终，设(she)计(ji)中的(de)风险很高，因(yin)为未对逻辑单元(yuan)，电阻器等(deng)使(shi)用的(de)电路元(yuan)件进行预(yu)测试(shi)。

半定制

在这种类(lei)型(xing)(xing)的设计(ji)(ji)中(zhong)，逻(luo)(luo)辑单(dan)元是从标准库中(zhong)获取(qu)的，即(ji)，它们不是像完全定制设计(ji)(ji)中(zhong)那样(yang)手工制作的。有些(xie)口罩(zhao)是定制的，有些(xie)则(ze)是从预先设计(ji)(ji)的库中(zhong)提取(qu)的。基于从库中(zhong)获取(qu)的逻(luo)(luo)辑单(dan)元的类(lei)型(xing)(xing)以及互连允(yun)许(xu)的定制量，这些(xie)ASIC分(fen)为两种类(lei)型(xing)(xing)：基于标准单(dan)元的ASIC和(he)基于门阵列的ASIC。

1）基于(yu)标准(zhun)单元的ASIC

首先要了(le)解这(zhei)些IC，让我们了(le)解标准单(dan)(dan)元库(ku)的含义。某些逻辑单(dan)(dan)元（例如(ru)与(yu)门，或(huo)门，多(duo)路复用(yong)器(qi)，触发器(qi)）由设计人员使用(yong)不同的配置进行预(yu)先设计，并(bing)以库(ku)的形式进行标准化(hua)和(he)存储。该集合称为标准单(dan)(dan)元库(ku)。

在(zai)(zai)基于标(biao)准(zhun)单(dan)元的(de)标(biao)准(zhun)逻辑库中(zhong)，使(shi)用了这(zhei)些(xie)标(biao)准(zhun)库中(zhong)的(de)ASIC逻辑单(dan)元。在(zai)(zai)ASIC芯片上(shang)，标(biao)准(zhun)单(dan)元区域或(huo)柔性块由以行形(xing)式排列(lie)的(de)标(biao)准(zhun)单(dan)元组成。连同这(zhei)些(xie)灵活的(de)模块，在(zai)(zai)芯片上(shang)使(shi)用大型单(dan)元，例如微控(kong)制器甚至微处(chu)理器。这(zhei)些(xie)兆(zhao)单(dan)元也称(cheng)为兆(zhao)功能，系(xi)统(tong)级宏(hong)，固定块，功能标(biao)准(zhun)块。

上(shang)图(tu)表示具有单(dan)个标准单(dan)元区域和四个固定(ding)块的标准单(dan)元ASIC。遮罩(zhao)层(ceng)是(shi)自定(ding)义的。设(she)计人员可(ke)以在此处将标准单(dan)元放置在管(guan)芯上(shang)的任何位置。这些也称(cheng)为C-BIC。

2）基于门阵列的(de)ASIC

这种类型的(de)(de)半定制ASIC 在硅晶圆上具(ju)有预(yu)定义的(de)(de)晶体(ti)管，即设(she)计(ji)人员(yuan)无(wu)法更改管芯上存在的(de)(de)晶体(ti)管的(de)(de)位置。基本阵(zhen)列是(shi)门阵(zhen)列的(de)(de)预(yu)定义模式，基本单元(yuan)是(shi)基本阵(zhen)列中最小的(de)(de)重复单元(yuan)。

设计(ji)人员仅负责使用管(guan)芯(xin)的(de)前几个金属层来改变晶体管(guan)之间(jian)的(de)互连(lian)。设计(ji)人员从(cong)门(men)(men)阵(zhen)列(lie)库中进行(xing)选择。这(zhei)些通常称为“屏(ping)蔽(bi)门(men)(men)阵(zhen)列(lie)”。基于门(men)(men)阵(zhen)列(lie)的(de)ASIC有三种类型。它们是通道(dao)化(hua)门(men)(men)阵(zhen)列(lie)，无通道(dao)门(men)(men)阵(zhen)列(lie)和(he)结构化(hua)门(men)(men)阵(zhen)列(lie)。

a）通道门阵列

在(zai)这(zhei)种类型的(de)门阵列中，在(zai)晶体(ti)管行之(zhi)间留有布线(xian)空(kong)间。这(zhei)些类似于CBIC，因为(wei)在(zai)块(kuai)之(zhi)间保留了用于互连的(de)空(kong)间，但在(zai)通道(dao)式门阵列单元行中的(de)高度固定，而(er)在(zai)CBIC中，此空(kong)间可以(yi)调整。

该门阵列的(de)一些主要特征是(shi)-该门阵列使用行(xing)之间的(de)预定义空(kong)间进行(xing)互连。制造(zao)时间为两天到两周。

b）无通道门(men)阵列

如通道门阵列中(zhong)所示，在单(dan)(dan)元的(de)(de)行之间(jian)(jian)没(mei)有用(yong)于(yu)路由的(de)(de)剩余(yu)空(kong)间(jian)(jian)。这里的(de)(de)布(bu)线是从(cong)门阵列单(dan)(dan)元上方(fang)进行的(de)(de)，因为我们可(ke)以自定义金(jin)属1和晶体管之间(jian)(jian)的(de)(de)连接。对于(yu)布(bu)线，我们不用(yong)使用(yong)位于(yu)布(bu)线路径中(zhong)的(de)(de)晶体管。生产准备时间(jian)(jian)约为两周。

c）结构化门阵列

如(ru)(ru)上所示，这种类型的(de)门(men)阵(zhen)(zhen)(zhen)列(lie)(lie)具(ju)有嵌(qian)入(ru)式(shi)块以及门(men)阵(zhen)(zhen)(zhen)列(lie)(lie)行。结构化门(men)阵(zhen)(zhen)(zhen)列(lie)(lie)具(ju)有较高的(de)CBIC面积(ji)效率。像屏蔽门(men)阵(zhen)(zhen)(zhen)列(lie)(lie)一样，它们具(ju)有较低的(de)成本(ben)和更快(kuai)的(de)周(zhou)转时(shi)间。在此，嵌(qian)入(ru)式(shi)功能的(de)固定大小会限(xian)制结构化门(men)阵(zhen)(zhen)(zhen)列(lie)(lie)。例如(ru)(ru)，此门(men)阵(zhen)(zhen)(zhen)列(lie)(lie)是(shi)否包(bao)含(han)为32k位控制器保留的(de)区域(yu)，但是(shi)如(ru)(ru)果在应用程序中我们仅需要16k位控制器的(de)区域(yu)，则剩余区域(yu)将(jiang)被浪(lang)费。所有门(men)阵(zhen)(zhen)(zhen)列(lie)(lie)的(de)周(zhou)转时(shi)间为两天(tian)到两周(zhou)，并且全部都有定制的(de)互连。

专用集成电路（ASIC）设计流程

逐(zhu)步(bu)设计ASIC。此步(bu)骤(zhou)顺序称为ASIC设计流(liu)(liu)程(cheng)。下面的流(liu)(liu)程(cheng)图(tu)中给出了设计流(liu)(liu)程(cheng)的步(bu)骤(zhou)。

设计输入：在此步骤中(zhong)，使用诸如(ru)VHDL，Verilog和System Verilog之类(lei)的(de)硬件描(miao)述语言来实(shi)现设计的(de)微体系结构(gou)。

逻辑综(zong)合(he)：在(zai)此步骤中，将使(shi)用HDL准备要使(shi)用的逻辑单元的网表，互连的类型(xing)以及应用程序所(suo)需(xu)的所(suo)有其他(ta)部(bu)件。

系统分区：在这一步，我(wo)们将大型裸(luo)片划分为ASIC裸(luo)片。

布局前仿真(zhen)：在(zai)此步骤中，进行(xing)仿真(zhen)测试以检查(cha)设(she)计是否(fou)包含任何错误。

平面规划：在(zai)此(ci)步(bu)骤中，将网表(biao)块安排在(zai)芯(xin)片上(shang)。

放置：在此步骤中，确定块内单元的位(wei)置。

路(lu)由：在此步骤中，将在块和(he)单元(yuan)之间绘(hui)制(zhi)连(lian)接。

提取：在此步(bu)骤中，我们确定(ding)电性能，例如电阻值和互连的电容(rong)值。

布局后仿真(zhen)(zhen)：在提交(jiao)用于制造(zao)的(de)模型(xing)之(zhi)前，需要完成此(ci)仿真(zhen)(zhen)，以(yi)检查系统是(shi)否正常运行以(yi)及(ji)互连负载。

ASIC的优缺点

ASIC的优点如下：

1、 ASIC的(de)小(xiao)尺寸(cun)使其成为复杂的(de)大型系(xi)统的(de)理想选择。

2、由(you)于在单个芯片上(shang)构建(jian)了(le)大量电(dian)路，这导致(zhi)了(le)高速应(ying)用(yong)。

3、 ASIC具有低功耗。

4、 由(you)于它们是芯片上(shang)的系统，因此(ci)电路并排存在。因此(ci)，连接? 各种电路所需的布线极(ji)少。

5、ASIC没有(you)时序问题和后期制(zhi)作配置。

ASIC的缺点如下：

1、 由于这些是定制芯片，因此它们的编程灵活(huo)性较低。

2、 由于必须从根(gen)本上设(she)计这些芯(xin)片，因此它们(men)的单位(wei)成本较(jiao)高。

3、ASIC拥(yong)有(you)更大的(de)上(shang)市(shi)时(shi)间。

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