MOS管开关电流知识-mosfet管开关电流波形问题分析

MOS管开关电路

MOS管(guan)开(kai)关电(dian)(dian)(dian)路是利用(yong)MOS管(guan)栅极（g）控制MOS管(guan)源极（s）和漏极（d）通(tong)断的原理构造(zao)的电(dian)(dian)(dian)路。因MOS管(guan)分为(wei)N沟(gou)道与P沟(gou)道，所以(yi)开(kai)关电(dian)(dian)(dian)路也(ye)主要分为(wei)两(liang)种。

P沟道MOS管开关电路

路编辑PMOS的(de)(de)(de)特性，Vgs小于(yu)一定(ding)的(de)(de)(de)值就会导通(tong)，适(shi)合用于(yu)源(yuan)(yuan)极(ji)接VCC时的(de)(de)(de)情况(kuang)（高端驱动）。需要(yao)注意的(de)(de)(de)是，Vgs指的(de)(de)(de)是栅极(ji)G与源(yuan)(yuan)极(ji)S的(de)(de)(de)电(dian)(dian)压，即栅极(ji)低(di)于(yu)电(dian)(dian)源(yuan)(yuan)一定(ding)电(dian)(dian)压就导通(tong)，而非相对(dui)于(yu)地的(de)(de)(de)电(dian)(dian)压。但是因(yin)为PMOS导通(tong)内阻比较大，所以只适(shi)用低(di)功(gong)率的(de)(de)(de)情况(kuang)。大功(gong)率仍(reng)然使用N沟道MOS管。

N沟道mos管开关电路

NMOS的(de)特性，Vgs大于(yu)(yu)一定的(de)值(zhi)就(jiu)会导通(tong)，适合用于(yu)(yu)源(yuan)(yuan)极(ji)(ji)(ji)(ji)接地时的(de)情况（低端驱动），只要(yao)栅(zha)极(ji)(ji)(ji)(ji)电压(ya)大于(yu)(yu)参数(shu)手册中给定的(de)Vgs就(jiu)可以(yi)了，漏(lou)极(ji)(ji)(ji)(ji)D接电源(yuan)(yuan)，源(yuan)(yuan)极(ji)(ji)(ji)(ji)S接地。需要(yao)注意(yi)的(de)是Vgs指的(de)是栅(zha)极(ji)(ji)(ji)(ji)G与(yu)源(yuan)(yuan)极(ji)(ji)(ji)(ji)S的(de)压(ya)差，所以(yi)当(dang)NMOS作为高端驱动时候，当(dang)漏(lou)极(ji)(ji)(ji)(ji)D与(yu)源(yuan)(yuan)极(ji)(ji)(ji)(ji)S导通(tong)时，漏(lou)极(ji)(ji)(ji)(ji)D与(yu)源(yuan)(yuan)极(ji)(ji)(ji)(ji)S电势相等，那么栅(zha)极(ji)(ji)(ji)(ji)G必须高于(yu)(yu)源(yuan)(yuan)极(ji)(ji)(ji)(ji)S与(yu)漏(lou)极(ji)(ji)(ji)(ji)D电压(ya)，漏(lou)极(ji)(ji)(ji)(ji)D与(yu)源(yuan)(yuan)极(ji)(ji)(ji)(ji)S才能继续(xu)导通(tong)。

mosfet管开(kai)关电流波形问题分析

图1

这里就(jiu)用MOSFET代替(ti)BJT了，所(suo)以ids = ic，Vds=Vce，Coss也就(jiu)是(shi)Cds代表输(shu)出(chu)电(dian)(dian)容。简(jian)单来说就(jiu)是(shi)当MOS管一开(kai)始导通时输(shu)出(chu)电(dian)(dian)容Coss还保(bao)持Vds电(dian)(dian)压，随着Ids电(dian)(dian)流(liu)越来越大，Vds电(dian)(dian)压终(zhong)于(yu)保(bao)持不住，开(kai)始下降(jiang)。直到管子(zi)完全开(kai)启(qi)(qi)。比较详细(xi)的(de)开(kai)启(qi)(qi)过程(cheng)是(shi)由Miller Plateau造成的(de)，这里借用了网上一些(xie)解(jie)释(shi)Miller Plateau的(de)图，如果有不清楚的(de)就(jiu)请见谅了。

阶(jie)段1，Vgs 《 Vth，管子是关断的，所(suo)以Ids = 0，Vds=high，ig充电Cgs。

阶段2，Vgs 》 Vth，管子开(kai)启(qi)，Ids从0增加(jia)到iL被外部电流源电感钳(qian)住，Coss（Cds）上(shang)电压不能突变，保持Vds。

阶段(duan)3，进入Miller plateau，Vgs 》 Vth，管子仍(reng)然保(bao)(bao)持(chi)开(kai)启，Coss开(kai)始discharge，Vds电压开(kai)始下降，于此同(tong)时Cgd开(kai)始被ig充电。Vg保(bao)(bao)持(chi)不(bu)变。

阶段(duan)4，Vd下(xia)降(jiang)到接近0点，ig继(ji)续给ig充电Cgs和Cgd充电。

阶(jie)段5，Vg到达gate driver预定的电压，管子开启过程完成。

关断过程和(he)开启过程类似，也会有(you)Miller plateau效应。

我们(men)可以(yi)看到，如果如果MOS管(guan)开(kai)启时(shi)(shi)VDS上有(you)原(yuan)始电(dian)压(ya)，那(nei)么MOS开(kai)启过程中(zhong)就会(hui)有(you)Ids和(he)Vds的(de)重叠，那(nei)么会(hui)带来(lai)Switching Loss。由于Coss上的(de)能量在极短时(shi)(shi)间内被释(shi)放(fang)，电(dian)容上能量会(hui)损(sun)失(shi)掉（换算为Loss为0.5*Coss*Vds^2*fs），而且只要(yao)是非零电(dian)压(ya)开(kai)启（Non Zero Voltage Switching），会(hui)给PCB和(he)MOS的(de)寄生电(dian)感与电(dian)容形成(cheng)的(de)谐振腔(qiang)（resonant tank）引入比较(jiao)大(da)的(de)dv/dt或者di/dt激(ji)励(li)，引起(qi)比较(jiao)大(da)的(de)ringing，甚至超过管(guan)子(zi)的(de)额(e)定电(dian)压(ya)，烧毁(hui)管(guan)子(zi)。

那么我(wo)们(men)可(ke)(ke)以避免这(zhei)种情(qing)况的发生吗？答案(an)是可(ke)(ke)以的，也就(jiu)是很多人提到的Zero Voltage Switching，虽然(ran)会付出(chu)一定的代价。我(wo)们(men)先看如何能实(shi)现(xian)软开(kai)关开(kai)启Zero Voltage Switching Turn on。

图2

实现ZVS turn on很简单，只需(xu)要在我们开(kai)启管子(zi)前，Vds上的电(dian)压为(wei)零就(jiu)好(hao)，这样(yang)Ids和(he)Vds就(jiu)没(mei)(mei)有重(zhong)叠了，turn on switching loss为(wei)零，没(mei)(mei)有high di/dt， dv/dt问题，没(mei)(mei)有ringing，完美(mei)！那么如何实现ZVS turn on呢？个人(ren)觉(jue)得分两(liang)种情况讨论(lun)：1为(wei)PWM converter，2为(wei)resonant converter（谐振变换器）。

一， 对于PWM converter，就(jiu)(jiu)拿最简单的(de)两个(ge)管(guan)子(zi)的(de)half bridge（其实(shi)也就(jiu)(jiu)是buck converter）做例子(zi)。

图3

对于half bridge 实(shi)现ZVS turn on，我(wo)(wo)们(men)希(xi)望当(dang)上管Q1开(kai)启(qi)时(shi)电(dian)流是(shi)流进switching node （vsw）的，也就(jiu)是(shi)图中电(dian)感(gan)电(dian)流为(wei)负值(zhi)，当(dang)下管Q2开(kai)启(qi)时(shi)我(wo)(wo)们(men)希(xi)望电(dian)流是(shi)流出(chu)switching node （vsw）的，也就(jiu)是(shi)电(dian)感(gan)电(dian)流为(wei)正值(zhi)。为(wei)什(shen)么这(zhei)样就(jiu)可以实(shi)现ZVS turn on了呢(ni)？我(wo)(wo)们(men)就(jiu)看(kan)上管Q1开(kai)启(qi)过程。如果电(dian)感(gan)电(dian)流iL为(wei)负，这(zhei)时(shi)候(hou)我(wo)(wo)们(men)先关闭Q2，这(zhei)时(shi)候(hou)Q1还未开(kai)启(qi)，在这(zhei)个deadTIme中iL会charge Q2的Coss，使(shi)Vsw抬高到Vin，当(dang)然不能超(chao)过Vin，因为(wei)Q1的body diode会导通，钳位住Vsw到Vin，这(zhei)时(shi)候(hou)Q1的Vds就(jiu)是(shi)Vin-Vsw=0，这(zhei)时(shi)候(hou)我(wo)(wo)们(men)开(kai)启(qi)Q1就(jiu)实(shi)现ZVS了。

同理对于(yu)Q2开启时(shi)，如果电(dian)感(gan)电(dian)流(liu)为(wei)正，那么当(dang)我们首先关闭Q1管时(shi)，Vsw就(jiu)会被电(dian)感(gan)电(dian)流(liu)拉低到(dao)0，因为(wei)iL》0， Q2的(de)(de)(de)Coss会discharged到(dao)0，然后我们再开启Q2，就(jiu)可(ke)(ke)以达到(dao)ZVS了。这里我有一(yi)张其他Topology的(de)(de)(de)PWM converter的(de)(de)(de)波形图，也和buck工(gong)作原(yuan)理类似，大概可(ke)(ke)以看看基本(ben)原(yuan)理，也就(jiu)是电(dian)感(gan)电(dian)流(liu)为(wei)负时(shi)，Q1可(ke)(ke)以实现ZVS，让(rang)Vsw的(de)(de)(de)ringing比较(jiao)小。而(er)当(dang)电(dian)感(gan)电(dian)流(liu)为(wei)正时(shi)，实现不了ZVS，Vsw的(de)(de)(de)ringing就(jiu)比较(jiao)大了。

图(tu)4

二， 对于(yu)resonant converter，其实道理类似，我(wo)(wo)们也希望在我(wo)(wo)们开启(qi)管子前，Vds上的(de)电(dian)压(ya)为零。那么对于(yu)resonant converter的(de)half bridge，我(wo)(wo)们希望看到的(de)impedance为inducTIve，也就是感性的(de)，这样switching node流出的(de)电(dian)流I就会滞后(hou)于(yu)电(dian)压(ya)V，现在ZVS turn on。

图5

这(zhei)(zhei)(zhei)是因(yin)为(wei)如果电流I是滞后(hou)与(yu)电压V的，这(zhei)(zhei)(zhei)样在Q1开启之(zhi)前电流I为(wei)负值就会charge Q2的Coss，同(tong)时discharge Q1的Coss，让V到Vin，这(zhei)(zhei)(zhei)样Q1就实(shi)现ZVS turn on了。Q2开启之(zhi)前，电流I为(wei)正，也(ye)会discharge Q2的Coss，和charge Q1的Coss，让V到0，这(zhei)(zhei)(zhei)样Q2就实(shi)现ZVS了。

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