【分享阅读】细说开关电源的MOSFET选择 图文并茂

选择到一款正确(que)的MOSFET，可以很好地控制生产制造成本，最(zui)(zui)为重要的是，为产品匹配了一款最(zui)(zui)恰当的元器件，这在产品未来的使(shi)用(yong)过程中，将会充分发(fa)挥其“螺丝(si)钉”的作(zuo)用(yong)，确(que)保设备(bei)得到最(zui)(zui)高效(xiao)、最(zui)(zui)稳定(ding)、最(zui)(zui)持(chi)久的应用(yong)效(xiao)果。

DC/DC 开关控(kong)制器的(de)MOSFET选择是(shi)一个(ge)复杂的(de)过程。仅仅考虑MOSFET的(de)额定电压和电流并不(bu)足以选择到合适的(de)MOSFET。

要想让 MOSFET 维持在规定(ding)范围(wei)以内，必须在低栅(zha)极电(dian)荷和低导通(tong)电(dian)阻(zu)之间取(qu)得平衡。在多负载电(dian)源系统中，这种(zhong)情况会变得更加(jia)复杂(za)。

图1—降(jiang)压(ya)同(tong)步(bu)开关(guan)稳压(ya)器原理图

DC/DC 开(kai)关(guan)(guan)电源因(yin)其高效(xiao)率(lv)而(er)广泛应用于现代许多(duo)电子系统中。例(li)如(ru)，同时拥(yong)有(you)一个(ge)高侧 FET和低侧 FET 的(de)(de)降压(ya)同步(bu)开(kai)关(guan)(guan)稳(wen)压(ya)器(qi)，如(ru)图 1 所示。这两个(ge) FET 会根据控制器(qi)设(she)置的(de)(de)占(zhan)空比(bi)进行开(kai)关(guan)(guan)操作，旨在达(da)到(dao)理想的(de)(de)输出电压(ya)。降压(ya)稳(wen)压(ya)器(qi)的(de)(de)占(zhan)空比(bi)方程式(shi)如(ru)下：

1) 占空比 (高侧FET,上管) = Vout/(Vin*效率)

2) 占空比 (低侧FET，下管) = 1 – DC (高侧FET)

FET 可能(neng)会(hui)集成到与控(kong)(kong)制(zhi)器一(yi)样(yang)的同一(yi)块(kuai)芯片中，从而实现一(yi)种(zhong)最为(wei)简单的解决方(fang)案。但是(shi)，为(wei)了(le)提供高电流能(neng)力及(ji)（或(huo)）达到更高效(xiao)率，FET 需(xu)要(yao)始终(zhong)为(wei)控(kong)(kong)制(zhi)器的外部元件。这样(yang)便可以(yi)实现最大(da)(da)散(san)热(re)能(neng)力，因(yin)(yin)为(wei)它(ta)让FET物理隔(ge)离于控(kong)(kong)制(zhi)器，并且拥有最大(da)(da)的 FET 选择灵(ling)活性(xing)。它(ta)的缺点(dian)是(shi) FET 选择过程更加(jia)复杂(za)，原因(yin)(yin)是(shi)要(yao)考虑(lv)的因(yin)(yin)素(su)有很(hen)多。

一个常(chang)见问题是“为(wei)什(shen)么不让这种 10A FET 也用(yong)于我(wo)的 10A 设计呢？”答案是这种 10A 额(e)定电流并非适用(yong)于所有设计。

选择 FET 时(shi)需(xu)要(yao)考虑(lv)的因(yin)素包括额(e)定电压(ya)、环(huan)境(jing)温度(du)、开关频率(lv)、控制(zhi)器驱动(dong)能力(li)和散(san)热(re)(re)(re)组件(jian)面积(ji)。关键问题(ti)是，如果功耗过(guo)高且(qie)散(san)热(re)(re)(re)不(bu)足，则 FET 可能会过(guo)热(re)(re)(re)起(qi)火。我(wo)们可以利用(yong)封(feng)装/散(san)热(re)(re)(re)组件(jian) ThetaJA 或者热(re)(re)(re)敏电阻(zu)、FET 功耗和环(huan)境(jing)温度(du)估算某(mou)个 FET 的结温，具体方法如下：

3) Tj = ThetaJA * FET 功耗（PdissFET）+ 环境温度（Tambient）

它(ta)要求(qiu)计算 FET 的功(gong)耗(hao)(hao)。这(zhei)种功(gong)耗(hao)(hao)可以分成两(liang)个(ge)主(zhu)要部分：AC 和 DC 损耗(hao)(hao)。这(zhei)些损耗(hao)(hao)可以通过下列方程式计算得到：

4) AC损耗: AC 功耗（PswAC）= ? * Vds * Ids * (trise + tfall)/Tsw

其中(zhong)，Vds 为(wei)高侧 FET 的输入电(dian)(dian)压，Ids 为(wei)负载(zai)电(dian)(dian)流(liu)，trise 和(he) tfall 为(wei) FET 的升时间和(he)降时间，而Tsw 为(wei)控制(zhi)器的开关时间（1/开关频(pin)率）。

5) DC 损耗: PswDC= RdsOn * Iout * Iout * 占空比

其中，RdsOn 为(wei) FET 的(de)导(dao)通电(dian)阻，而 Iout 为(wei)降(jiang)压拓扑(pu)的(de)负载电(dian)流。

其他损耗形(xing)成的(de)(de)原因还包括输出寄生电容、门(men)损耗，以及(ji)低侧 FET 空(kong)载(zai)时间期(qi)间导电带来的(de)(de)体二极管损耗，但在本文(wen)中我们将主要(yao)讨(tao)论 AC 和 DC 损耗。

开关(guan)(guan)(guan)电(dian)压和电(dian)流均为(wei)非零(ling)时，AC 开关(guan)(guan)(guan)损(sun)耗出现在(zai)开关(guan)(guan)(guan)导(dao)通(tong)和关(guan)(guan)(guan)断之间的过渡期间。图2中高(gao)亮部分(fen)显示了(le)这种(zhong)情况。根据方程式 4），降低这种(zhong)损(sun)耗的一种(zhong)方法是(shi)缩短开关(guan)(guan)(guan)的升时间和降时间。通(tong)过选择一个(ge)更低栅(zha)极电(dian)荷的 FET，可以(yi)达到(dao)这个(ge)目标。

另一个因数是(shi)开(kai)关(guan)频(pin)(pin)率(lv)。开(kai)关(guan)频(pin)(pin)率(lv)越(yue)高，图(tu)3所(suo)示升降(jiang)过渡区域所(suo)花(hua)费的(de)开(kai)关(guan)时间百分(fen)比(bi)就越(yue)大。因此，更(geng)高频(pin)(pin)率(lv)就意味着更(geng)大的(de)AC开(kai)关(guan)损耗(hao)。所(suo)以，降(jiang)低 AC 损耗(hao)的(de)另一种方法便(bian)是(shi)降(jiang)低开(kai)关(guan)频(pin)(pin)率(lv)，但这要求(qiu)更(geng)大且通常也更(geng)昂贵(gui)的(de)电感来确保峰值开(kai)关(guan)电流不超出规范。

开关(guan)处在导(dao)(dao)通状(zhuang)态下出现 DC 损耗(hao)，其原因(yin)是 FET 的(de)导(dao)(dao)通电阻。这是一(yi)种(zhong)十分简单的(de) I2R 损耗(hao)形(xing)成机制，如图4所示。但是，导(dao)(dao)通电阻会随 FET 结温而变化，这便使得(de)这种(zhong)情况更加复杂(za)。所以，使用方程式 3）、4）和 5）准确(que)计算导(dao)(dao)通电阻时，就(jiu)必须使用迭代方法，并(bing)要(yao)考虑到 FET 的(de)温升。

降低 DC 损耗(hao)最简单的一种方(fang)法是选择一个低导(dao)通电阻的 FET。另外，DC 损耗(hao)大小同FET 的百分比(bi)导(dao)通时间成正比(bi)例关系，其为(wei)高侧(ce) FET控制(zhi)器占空(kong)比(bi)加上 1 减去低侧(ce) FET 占空(kong)比(bi)，如前所述。

由图(tu)5我们可(ke)以(yi)知(zhi)道，更(geng)长的(de)导通时间(jian)就意味着(zhe)更(geng)大的(de)DC 开(kai)关(guan)损耗(hao)，因此(ci)，可(ke)以(yi)通过(guo)减(jian)小导通时间(jian)/FET 占空比(bi)来降低 DC 损耗(hao)。例如，如果使(shi)用了一(yi)个中间(jian) DC 电压(ya)轨，并(bing)且(qie)可(ke)以(yi)修改输入(ru)电压(ya)的(de)情况(kuang)下，设计人员或许就可(ke)以(yi)修改占空比(bi)。

尽管选(xuan)择(ze)一(yi)个低(di)栅(zha)(zha)极电(dian)(dian)荷和低(di)导通(tong)电(dian)(dian)阻(zu)的 FET 是(shi)一(yi)种简单的解决(jue)方案，但是(shi)需要在这两种参数之间(jian)做一(yi)些折中(zhong)和平衡。低(di)栅(zha)(zha)极电(dian)(dian)荷通(tong)常(chang)意味着更小的栅(zha)(zha)极面积/更少的并联晶(jing)体管，以及由此带来的高导通(tong)电(dian)(dian)阻(zu)。

另一方面，使用更(geng)大(da)/更(geng)多并联晶体管(guan)一般会(hui)导致(zhi)低导通(tong)电阻，从而产(chan)生更(geng)多的(de)栅极电荷(he)。这意味着，FET 选择必(bi)须平衡这两种相(xiang)互冲(chong)突的(de)规(gui)范。另外(wai)，还必(bi)须考(kao)虑成本因素(su)。

低占空(kong)比设(she)计意味(wei)着高输(shu)入电压(ya)，对这些设(she)计而言，高侧 FET 大(da)多时(shi)候均为关(guan)断(duan)，因(yin)此 DC 损耗较低。但是，高 FET 电压(ya)带来高 AC 损耗，所以可以选择低栅极电荷的 FET，即(ji)使导通电阻较高。

低侧 FET 大(da)多数时候均(jun)为导通(tong)(tong)状态，但是 AC 损耗却(que)最小。这是因(yin)为，导通(tong)(tong)/关断期间低侧 FET 的电压因(yin) FET 体二极(ji)管而非(fei)常地(di)低。因(yin)此，需要(yao)选择一个低导通(tong)(tong)电阻(zu)的 FET，并(bing)且栅(zha)极(ji)电荷可以很高。图 7 显(xian)示(shi)了上述情况。

如(ru)果我们降低(di)输入电(dian)压，则我们可以得到(dao)一个高(gao)占(zhan)空比设计，其高(gao)侧 FET 大多数时候均为导通(tong)状态，如(ru)图 8 所示。这种情况下，DC 损耗较高(gao)，要求(qiu)低(di)导通(tong)电(dian)阻。根据不(bu)同的(de)输入电(dian)压，AC 损耗可能并(bing)不(bu)像低(di)侧 FET 时那样(yang)重要，但还是没有低(di)侧 FET 那样(yang)低(di)。

因此，仍然要求适当的低栅(zha)极(ji)(ji)电(dian)荷(he)(he)。这要求在低导(dao)(dao)通电(dian)阻和低栅(zha)极(ji)(ji)电(dian)荷(he)(he)之(zhi)间做出妥协。就低侧 FET 而言，导(dao)(dao)通时间最短，且 AC 损耗较(jiao)低，因此我们可以按照价格或者体积(ji)而非导(dao)(dao)通电(dian)阻和栅(zha)极(ji)(ji)电(dian)荷(he)(he)原(yuan)则，选择正确(que)的FET。

假设一个负载点 (POL) 稳压(ya)(ya)器(qi)时我们可以(yi)规定某个中(zhong)间电(dian)(dian)(dian)压(ya)(ya)轨的额(e)定输入(ru)电(dian)(dian)(dian)压(ya)(ya)，那么(me)最佳(jia)解决(jue)方案是(shi)什(shen)么(me)呢，是(shi)高输入(ru)电(dian)(dian)(dian)压(ya)(ya)/低占(zhan)空(kong)(kong)比(bi)，还是(shi)低输入(ru)电(dian)(dian)(dian)压(ya)(ya)/高占(zhan)空(kong)(kong)比(bi)呢？使用不(bu)同输入(ru)电(dian)(dian)(dian)压(ya)(ya)对占(zhan)空(kong)(kong)比(bi)进(jin)行调制(zhi)，同时查看(kan) FET功耗情况(kuang)。

图9中，高(gao)侧 FET 反应曲线(xian)图表明，占(zhan)空比从 25% 增至 40% 时 AC 损耗(hao)明显降低(di)，而DC 损耗(hao)却(que)线(xian)性增加。因此，35% 左右的占(zhan)空比，应为选择电容和导通(tong)电阻平衡FET的理想值。

不断降低输入电(dian)(dian)压并(bing)提高(gao)占空(kong)比，可以得到最(zui)低的(de)AC 损耗和最(zui)高(gao)的(de) DC 损耗，就此(ci)而(er)言，我们可以使(shi)用一个低导通电(dian)(dian)阻(zu)的(de) FET，并(bing)折中选(xuan)择(ze)高(gao)栅极(ji)电(dian)(dian)荷。

如(ru)低(di)(di)侧(ce) FET 图10所示，控(kong)制(zhi)器占空(kong)(kong)比由低(di)(di)升高(gao)时 DC 损(sun)耗线性降低(di)(di)（低(di)(di)侧(ce) FET 导通时间更短），高(gao)控(kong)制(zhi)器占空(kong)(kong)比时损(sun)耗最小。整个电路板的AC 损(sun)耗都很低(di)(di)，因(yin)此(ci)任何(he)情况下都应选择使用低(di)(di)导通电阻(zu)的 FET。

请注意：低侧(ce) FET 占(zhan)空比(bi)为 1-控(kong)制器占(zhan)空比(bi)，因此低侧(ce) FET 导通(tong)时间随(sui)控(kong)制器占(zhan)空比(bi)增加而缩短。图11显示了我们(men)将高(gao)(gao)侧和低(di)侧损(sun)耗组合到一起时(shi)总效(xiao)(xiao)率的变(bian)化情(qing)况。我们(men)可以看到，这种情(qing)况下(xia)，高(gao)(gao)占空(kong)比时(shi)组合 FET 损(sun)耗最低(di)，并(bing)且效(xiao)(xiao)率最高(gao)(gao)。效(xiao)(xiao)率从 94.5% 升高(gao)(gao)至(zhi) 96.5%。

不幸的是，为了获得低输入电(dian)压，我们(men)必须(xu)降低中间(jian)电(dian)压轨(gui)电(dian)源(yuan)的电(dian)压，使其占空(kong)比增(zeng)加，原因(yin)(yin)是它通过一个固定输入电(dian)源(yuan)供电(dian)。因(yin)(yin)此，这样可能会(hui)抵消在 POL 获得的部(bu)(bu)分或者(zhe)全部(bu)(bu)增(zeng)益。另(ling)一(yi)种方法(fa)是不(bu)使用中间轨，而是直接从(cong)输入电源(yuan)到 POL 稳压(ya)器，目的是降(jiang)低(di)稳压(ya)器数。这(zhei)时，占空(kong)比较低(di)，我们(men)必须小心地选择(ze)FET。

在有多个(ge)(ge)(ge)输出电(dian)(dian)压(ya)和电(dian)(dian)流要(yao)求的(de)电(dian)(dian)源系(xi)统中，情况会更加(jia)复杂。对比(bi)不同 POL 稳(wen)(wen)压(ya)器(qi)占(zhan)空比(bi)的(de)效率(lv)、成本和体积。图(tu) 12 显示了(le)一个(ge)(ge)(ge)系(xi)统，其输入(ru)电(dian)(dian)压(ya)为 28V，共有 8 个(ge)(ge)(ge)负载，4 个(ge)(ge)(ge)不同电(dian)(dian)压(ya)，范围为 3.3V 到(dao) 1.25V。共有 3 种(zhong)对比(bi)方法(fa)：1）无中间(jian)轨，直接通过输入(ru)电(dian)(dian)源提供(gong) 28V 电(dian)(dian)压(ya)，以实现 POL 稳(wen)(wen)压(ya)器(qi)的(de)低占(zhan)空比(bi)；2）使用 12V 中间(jian)轨，POL稳(wen)(wen)压(ya)器(qi)中等占(zhan)空比(bi)；

3）使用 5V 中间(jian)轨(gui)(gui)，高 POL 稳压(ya)器占空(kong)比。图 13 和(he)表 1 显(xian)示了(le)(le)对比结果。这(zhei)种情况下，无中间(jian)轨(gui)(gui)电源的构架(jia)实(shi)现(xian)(xian)了(le)(le)最低成本，12V中间(jian)轨(gui)(gui)电压(ya)的构架(jia)获得了(le)(le)最高效率(lv)，而(er) 5V 中间(jian)轨(gui)(gui)电压(ya)构架(jia)则(ze)实(shi)现(xian)(xian)了(le)(le)最小体积。

因此，我(wo)们可以看到，对于这(zhei)种(zhong)大(da)型系统(tong)而(er)言(yan)，单(dan)POL电源情况(kuang)下我(wo)们所看到的(de)这(zhei)些参数均没有明显的(de)趋向(xiang)。这(zhei)是因为(wei)，使用多个(ge)(ge)稳(wen)(wen)压(ya)器时(shi)，除中间轨稳(wen)(wen)压(ya)器本(ben)身以外，每个(ge)(ge)稳(wen)(wen)压(ya)器都有其不同(tong)的(de)负载电流和电压(ya)要求，而(er)这(zhei)些需(xu)求可能会相互冲突。研究这(zhei)种(zhong)情况(kuang)的(de)最佳方(fang)法是使用如 WEBENCH 电源设计师等工(gong)具，对不同(tong)的(de)选项进(jin)行评估。

中间轨电压(ya)的不(bu)(bu)同选(xuan)择为 28V（直接使用输(shu)入电源）、12V 和(he) 5V。这会(hui)带来不(bu)(bu)同的 POL 稳压(ya)器占空比。

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