MOS管,MOS管逻辑电路

逻辑电路

逻辑(ji)电(dian)(dian)(dian)路(lu)(lu)是一种离散信(xin)号的(de)传递(di)和(he)(he)(he)处理，以(yi)二进制(zhi)(zhi)为原理、实(shi)现数字(zi)信(xin)号逻辑(ji)运算和(he)(he)(he)操作的(de)电(dian)(dian)(dian)路(lu)(lu)。分组合逻辑(ji)电(dian)(dian)(dian)路(lu)(lu)和(he)(he)(he)时(shi)序逻辑(ji)电(dian)(dian)(dian)路(lu)(lu)。前(qian)者由最基本的(de)“与门(men)”电(dian)(dian)(dian)路(lu)(lu)、“或(huo)门(men)”电(dian)(dian)(dian)路(lu)(lu)和(he)(he)(he)“非(fei)门(men)”电(dian)(dian)(dian)路(lu)(lu)组成，其(qi)输(shu)(shu)(shu)出(chu)值(zhi)(zhi)仅依(yi)赖于其(qi)输(shu)(shu)(shu)入(ru)(ru)变量的(de)当前(qian)值(zhi)(zhi)，与输(shu)(shu)(shu)入(ru)(ru)变量的(de)过(guo)去值(zhi)(zhi)无关—即(ji)不(bu)具(ju)记(ji)忆和(he)(he)(he)存储功能(neng)；后者也由上述基本逻辑(ji)门(men)电(dian)(dian)(dian)路(lu)(lu)组成，但存在反(fan)馈回路(lu)(lu)—它的(de)输(shu)(shu)(shu)出(chu)值(zhi)(zhi)不(bu)仅依(yi)赖于输(shu)(shu)(shu)入(ru)(ru)变量的(de)当前(qian)值(zhi)(zhi)，也依(yi)赖于输(shu)(shu)(shu)入(ru)(ru)变量的(de)过(guo)去值(zhi)(zhi)。由于只分高、低电(dian)(dian)(dian)平，抗干扰力强，精度和(he)(he)(he)保密性佳(jia)。广泛应用于计算机(ji)、数字(zi)控制(zhi)(zhi)、通信(xin)、自(zi)动化和(he)(he)(he)仪表等(deng)方面。最基本的(de)有与电(dian)(dian)(dian)路(lu)(lu)、或(huo)电(dian)(dian)(dian)路(lu)(lu)和(he)(he)(he)非(fei)电(dian)(dian)(dian)路(lu)(lu)。

MOS管逻辑电路解析

MOS管(guan)(guan)构(gou)成的(de)(de)(de)(de)各(ge)种基(ji)本MOS管(guan)(guan)逻辑电路必(bi)须熟(shu)记(ji)于心，才能够更熟(shu)练的(de)(de)(de)(de)看懂芯片的(de)(de)(de)(de)框图。场效应管(guan)(guan)（Field-Effect Transistor）通(tong)过不同(tong)的(de)(de)(de)(de)搭配可以构(gou)成各(ge)种各(ge)样的(de)(de)(de)(de)门电路，如开篇所说，这些最基(ji)本的(de)(de)(de)(de)单元电路或(huo)许是(shi)现代(dai)IC的(de)(de)(de)(de)基(ji)础(chu)。以下的(de)(de)(de)(de)电路形(xing)式(shi)在常用的(de)(de)(de)(de)74系列的(de)(de)(de)(de)芯片中(zhong)大量存(cun)在着，之后(hou)介绍的(de)(de)(de)(de)OD门，缓冲器则常见于芯片的(de)(de)(de)(de)GPIO口等管(guan)(guan)脚的(de)(de)(de)(de)设(she)计。

（一）MOS管逻辑电路-MOS管构成的与门、或门电路

与(yu)门(men)(men)(men)可(ke)以(yi)(yi)由(you)六个管子构成，通过示(shi)意(yi)图应该能(neng)更清楚(chu)看出(chu)与(yu)门(men)(men)(men)的(de)工作示(shi)意(yi)图，然后(hou)由(you)真值表可(ke)以(yi)(yi)看出(chu)输入输出(chu)的(de)对(dui)(dui)应关系(xi)。本文中给出(chu)与(yu)门(men)(men)(men)的(de)对(dui)(dui)应电(dian)路，如有兴趣，大家可(ke)以(yi)(yi)思考或门(men)(men)(men)的(de)电(dian)路结构，其实二者(zhe)是存在对(dui)(dui)应关系(xi)的(de)。

（二）反相器

下图(tu)则给(ji)出(chu)了反相器(qi)的电路图(tu)，输入(ru)和输出(chu)状态相反，谓之反相器(qi)。

电(dian)路分析：

输(shu)入Vi为低(di)电平时(shi)，上(shang)管(guan)(guan)导通，下管(guan)(guan)截(jie)止，输(shu)出为高电平；输(shu)入Vi为高电平时(shi)，上(shang)管(guan)(guan)截(jie)止，下管(guan)(guan)导通，输(shu)出为低(di)电平。

（三）与非门

下图(tu)(tu)则给出了与(yu)非(fei)(fei)门的电(dian)路图(tu)(tu)，与(yu)非(fei)(fei)门也(ye)就是同为零，异为一。

当(dang)A,B输(shu)(shu)(shu)(shu)入(ru)(ru)均为(wei)低(di)(di)电(dian)(dian)平(ping)(ping)(ping)时(shi)，1,2管(guan)(guan)(guan)(guan)(guan)导(dao)(dao)通(tong)，3,4管(guan)(guan)(guan)(guan)(guan)截止，C端电(dian)(dian)压与(yu)Vdd一致，输(shu)(shu)(shu)(shu)出高(gao)(gao)(gao)电(dian)(dian)平(ping)(ping)(ping)。当(dang)A输(shu)(shu)(shu)(shu)入(ru)(ru)高(gao)(gao)(gao)电(dian)(dian)平(ping)(ping)(ping)，B输(shu)(shu)(shu)(shu)入(ru)(ru)低(di)(di)电(dian)(dian)平(ping)(ping)(ping)，1,3管(guan)(guan)(guan)(guan)(guan)导(dao)(dao)通(tong)，2,4管(guan)(guan)(guan)(guan)(guan)截止，C端电(dian)(dian)位与(yu)1管(guan)(guan)(guan)(guan)(guan)的(de)(de)漏(lou)极保持一致，输(shu)(shu)(shu)(shu)出高(gao)(gao)(gao)电(dian)(dian)平(ping)(ping)(ping)。当(dang)A输(shu)(shu)(shu)(shu)入(ru)(ru)低(di)(di)电(dian)(dian)平(ping)(ping)(ping)，B输(shu)(shu)(shu)(shu)入(ru)(ru)高(gao)(gao)(gao)电(dian)(dian)平(ping)(ping)(ping)，2,4导(dao)(dao)通(tong)，1,3管(guan)(guan)(guan)(guan)(guan)截止，C端电(dian)(dian)位与(yu)2管(guan)(guan)(guan)(guan)(guan)的(de)(de)漏(lou)极保持一致，输(shu)(shu)(shu)(shu)出高(gao)(gao)(gao)电(dian)(dian)平(ping)(ping)(ping)。当(dang)A，B输(shu)(shu)(shu)(shu)入(ru)(ru)均为(wei)高(gao)(gao)(gao)电(dian)(dian)平(ping)(ping)(ping)时(shi)，1,2管(guan)(guan)(guan)(guan)(guan)截止，3,4管(guan)(guan)(guan)(guan)(guan)导(dao)(dao)通(tong)，C端电(dian)(dian)压与(yu)地一致，输(shu)(shu)(shu)(shu)出低(di)(di)电(dian)(dian)平(ping)(ping)(ping)。

（四）缓冲器Buffer

CMOS缓冲(chong)器(qi)(qi)(buffer)，缓冲(chong)器(qi)(qi)跟反相(xiang)器(qi)(qi)是对立的，缓冲(chong)器(qi)(qi)输入与输出相(xiang)同，反相(xiang)器(qi)(qi)输入与输出相(xiang)反。

电路分(fen)析(xi)：

前面一(yi)级Q1，Q2组(zu)成(cheng)了一(yi)个反(fan)相(xiang)(xiang)器；后面一(yi)级Q3，Q4又(you)构成(cheng)了一(yi)个反(fan)相(xiang)(xiang)器，相(xiang)(xiang)当于(yu)反(fan)了两(liang)次相(xiang)(xiang)，于(yu)是又(you)还原了。

（五）漏极开路门

漏(lou)极(ji)开路(lu)门是一个(ge)十分经典常(chang)用的(de)电(dian)路(lu)，常(chang)见(jian)于(yu)主芯片的(de)GPIO口或者单片机的(de)GPIO口的(de)设计中。要(yao)最重(zhong)要(yao)的(de)一点就是：漏(lou)极(ji)开路(lu)是高阻态，一般应用需要(yao)接上拉电(dian)阻。

【漏极开路门的应用-线(xian)与(yu)逻(luo)辑】Z=z1z2z3

“线与(yu)”逻(luo)辑(ji)是因为(wei)多个(ge)(ge)逻(luo)辑(ji)单元的输(shu)出的三极管，共用(yong)一个(ge)(ge)上拉电(dian)阻，只(zhi)要一个(ge)(ge)逻(luo)辑(ji)单元输(shu)出低电(dian)平(ping)，即集电(dian)极（漏极）开路(lu)输(shu)出的管子(zi)导(dao)通，那么输(shu)出低电(dian)平(ping)；而(er)只(zhi)有全部单元截止,输(shu)出端(duan)被上拉电(dian)阻置(zhi)为(wei)高电(dian)平(ping)，这是一个(ge)(ge)很实用(yong)的电(dian)路(lu)，可以用(yong)于逻(luo)辑(ji)仲裁等电(dian)路(lu)系统(tong)中(zhong)。

MOS管逻辑电路-组合逻辑电路分析方法

在asic设(she)计(ji)(ji)和(he)(he)pld设(she)计(ji)(ji)中组(zu)(zu)合(he)(he)逻辑(ji)电(dian)路设(she)计(ji)(ji)的(de)(de)(de)最简化是(shi)很重要(yao)的(de)(de)(de)，在设(she)计(ji)(ji)时(shi)常要(yao)求用最少的(de)(de)(de)逻辑(ji)门或导(dao)线实现。在asic设(she)计(ji)(ji)和(he)(he)pld设(she)计(ji)(ji)中需要(yao)处理大量(liang)的(de)(de)(de)约束项，值(zhi)为(wei)1或0的(de)(de)(de)项却(que)是(shi)有(you)限(xian)的(de)(de)(de)，提出(chu)(chu)组(zu)(zu)合(he)(he)逻辑(ji)电(dian)路设(she)计(ji)(ji)的(de)(de)(de)一种新方法。与逻辑(ji)表示只有(you)在决(jue)定事物结(jie)果(guo)的(de)(de)(de)全部条件具备时(shi)，结(jie)果(guo)才发生的(de)(de)(de)因(yin)果(guo)关系。输(shu)出(chu)(chu)变量(liang)为(wei)1的(de)(de)(de)某个(ge)组(zu)(zu)合(he)(he)的(de)(de)(de)所有(you)因(yin)子的(de)(de)(de)与表示输(shu)出(chu)(chu)变量(liang)为(wei)1的(de)(de)(de)这(zhei)个(ge)组(zu)(zu)合(he)(he)出(chu)(chu)现、所有(you)输(shu)出(chu)(chu)变量(liang)为(wei)0的(de)(de)(de)组(zu)(zu)合(he)(he)均不出(chu)(chu)现，因(yin)而(er)可以表示输(shu)出(chu)(chu)变量(liang)为(wei)1的(de)(de)(de)这(zhei)个(ge)组(zu)(zu)合(he)(he)。

组(zu)合逻辑电路(lu)的分析分以(yi)下几个步骤：

（1）有给定的逻辑电路图，写出输出端(duan)的逻辑表达式；

（2）列出真值表；

（3）通过真值(zhi)表概括出逻辑功能，看(kan)原电路是不是最理想，若不是，则对其进(jin)行改进(jin)。

联系方式：邹先生

联系电话：0755-83888366-8022

手机(ji)：18123972950

QQ：2880195519

联系地址：深圳市福(fu)田区车公庙天安数码(ma)城(cheng)天吉(ji)大厦CD座5C1

请(qing)搜微信公(gong)(gong)众号(hao):“KIA半导(dao)体(ti)”或扫一扫下图“关注”官方微信公(gong)(gong)众号(hao)

请(qing)“关注”官(guan)方微信公众号:提(ti)供 MOS管(guan) 技(ji)术帮助(zhu)