静电,静电放电,ESD

ESD

ESD，是静(jing)电(dian)(dian)(dian)(dian)(dian)(dian)放电(dian)(dian)(dian)(dian)(dian)(dian)(Electrostatic Discharge)是指具有不同静(jing)电(dian)(dian)(dian)(dian)(dian)(dian)电(dian)(dian)(dian)(dian)(dian)(dian)位的物体(ti)互(hu)相靠(kao)近或直接(jie)接(jie)触(chu)引起的电(dian)(dian)(dian)(dian)(dian)(dian)荷转移。ESD是一种(zhong)常(chang)见的近场危害源，可(ke)形成高电(dian)(dian)(dian)(dian)(dian)(dian)压，强电(dian)(dian)(dian)(dian)(dian)(dian)场，瞬时大(da)电(dian)(dian)(dian)(dian)(dian)(dian)流，并伴(ban)有强电(dian)(dian)(dian)(dian)(dian)(dian)磁辐射，形成静(jing)电(dian)(dian)(dian)(dian)(dian)(dian)放电(dian)(dian)(dian)(dian)(dian)(dian)电(dian)(dian)(dian)(dian)(dian)(dian)磁脉(mai)冲。

静电的来源

在电子制造业中，静电的(de)来源是多(duo)方面(mian)的(de)，如人体、塑料制品、有关的(de)仪器(qi)设备以(yi)及(ji)电子元器(qi)件本身。

人体是最重要的静电源，这主要有三(san)个方(fang)面的原因：

1、人体接触(chu)面广，活动范围大，很容易与(yu)带(dai)有静电荷的物(wu)体接触(chu)或(huo)摩擦而带(dai)电，同(tong)时也有许多机会(hui)将人体自(zi)身(shen)所(suo)带(dai)的电荷转移到(dao)器件(jian)上或(huo)者通过器件(jian)放电；

2、人体与(yu)大地之间的电容低，约为50一250pF，典型值为150PF，故少量的人体静电荷(he)即(ji)可导致很高的静电势；

3、人体的电(dian)阻(zu)较(jiao)低，相当于(yu)良导体，如手(shou)到(dao)脚之间的电(dian)阻(zu)只有几百欧(ou)姆，手(shou)指产(chan)生的接触(chu)电(dian)阻(zu)为几千(qian)至几十(shi)千(qian)欧(ou)姆，故人体处于(yu)静电(dian)场中(zhong)也容易(yi)感应(ying)起(qi)电(dian)，而且人体某一部分带电(dian)即可造成(cheng)全身带电(dian)。

ESD的标准以及测试方法

根据(ju)静(jing)电(dian)(dian)(dian)的产(chan)生方式(shi)(shi)以及对电(dian)(dian)(dian)路的损伤(shang)模式(shi)(shi)不同通常分为四种测试方式(shi)(shi)：人体放(fang)电(dian)(dian)(dian)模式(shi)(shi)(HBM: Human-Body Model)、机器放(fang)电(dian)(dian)(dian)模式(shi)(shi)(Machine Model)、元件充电(dian)(dian)(dian)模式(shi)(shi)(CDM: Charge-Device Model)、电(dian)(dian)(dian)场感应模式(shi)(shi)(FIM: Field-Induced Model)，但是业界通常使用前两种模式(shi)(shi)来测试(HBM, MM)。

1、人(ren)(ren)体放(fang)电(dian)(dian)(dian)模式(HBM)：当然(ran)就是人(ren)(ren)体摩(mo)擦产(chan)生了电(dian)(dian)(dian)荷(he)突(tu)然(ran)碰到芯片释放(fang)的(de)电(dian)(dian)(dian)荷(he)导致(zhi)芯片烧毁击(ji)穿(chuan)，秋天和别人(ren)(ren)触碰经常触电(dian)(dian)(dian)就是这个原(yuan)因。业界对HBM的(de)ESD标准也(ye)有迹可循(MIL-STD-883C method 3015.7，等效人(ren)(ren)体电(dian)(dian)(dian)容(rong)为100pF，等效人(ren)(ren)体电(dian)(dian)(dian)阻(zu)为1.5Kohm)，或者国(guo)际电(dian)(dian)(dian)子(zi)工业标准(EIA/JESD22-A114-A)也(ye)有规定，看你(ni)要follow哪一(yi)份了。如果(guo)是MIL-STD-883C method 3015.7，它规定小于(yu)<2kV的(de)则(ze)为Class-1，在2kV~4kV的(de)为class-2，4kV~16kV的(de)为class-3。

2、机(ji)(ji)器(qi)(qi)放电(dian)模式(MM)：当然就是机(ji)(ji)器(qi)(qi)(如robot)移动产生的(de)静电(dian)触碰芯片(pian)时(shi)由(you)pin脚释放，次(ci)标准为(wei)EIAJ-IC-121 method 20(或者标准EIA/JESD22-A115-A)，等(deng)(deng)效(xiao)机(ji)(ji)器(qi)(qi)电(dian)阻为(wei)0 (因为(wei)金属(shu))，电(dian)容(rong)依(yi)旧为(wei)100pF。由(you)于(yu)(yu)机(ji)(ji)器(qi)(qi)是金属(shu)且电(dian)阻为(wei)0，所(suo)(suo)以(yi)放电(dian)时(shi)间很(hen)短，几乎(hu)是ms或者us之间。但是更重要的(de)问题(ti)是，由(you)于(yu)(yu)等(deng)(deng)效(xiao)电(dian)阻为(wei)0，所(suo)(suo)以(yi)电(dian)流很(hen)大，所(suo)(suo)以(yi)即使是200V的(de)MM放电(dian)也(ye)比(bi)2kV的(de)HBM放电(dian)的(de)危害(hai)大。而且机(ji)(ji)器(qi)(qi)本身(shen)由(you)于(yu)(yu)有很(hen)多导(dao)线互相会(hui)(hui)产生耦合作用(yong)，所(suo)(suo)以(yi)电(dian)流会(hui)(hui)随时(shi)间变化(hua)而干扰(rao)变化(hua)。

ESD的(de)测(ce)(ce)(ce)试方法(fa)类似FAB里面的(de)GOI测(ce)(ce)(ce)试，指定pin之后先给他(ta)一(yi)个(ge)ESD电(dian)压(ya)(ya)(ya)，持(chi)续一(yi)段(duan)(duan)时间后，然后再回来测(ce)(ce)(ce)试电(dian)性(xing)看看是否(fou)损坏(huai)，没问题(ti)再去加一(yi)个(ge)step的(de)ESD电(dian)压(ya)(ya)(ya)再持(chi)续一(yi)段(duan)(duan)时间，再测(ce)(ce)(ce)电(dian)性(xing)，如此(ci)反复直至击(ji)穿(chuan)，此(ci)时的(de)击(ji)穿(chuan)电(dian)压(ya)(ya)(ya)为(wei)ESD击(ji)穿(chuan)的(de)临界(jie)电(dian)压(ya)(ya)(ya)(ESD failure threshold Voltage)。通常我们都是给电(dian)路打三次电(dian)压(ya)(ya)(ya)(3 zaps)，为(wei)了(le)降低测(ce)(ce)(ce)试周期，通常起(qi)始电(dian)压(ya)(ya)(ya)用标准(zhun)电(dian)压(ya)(ya)(ya)的(de)70% ESD threshold，每(mei)个(ge)step可以根据需要自(zi)己调整50V或者100V。

另外，因为(wei)每(mei)个(ge)chip的(de)pin脚很多，你是一个(ge)个(ge)pin测(ce)试(shi)还是组合pin测(ce)试(shi)，所以会分为(wei)几种组合：I/O-pin测(ce)试(shi)(Input and Output pins)、pin-to-pin测(ce)试(shi)、Vdd-Vss测(ce)试(shi)(输入端(duan)到输出端(duan))、Analog-pin。

1. I/O pins：就是分别对input-pin和output-pin做(zuo)ESD测试，而且电(dian)荷(he)(he)有(you)正(zheng)负(fu)之分，所(suo)以有(you)四种组合：input+正(zheng)电(dian)荷(he)(he)、input+负(fu)电(dian)荷(he)(he)、output+正(zheng)电(dian)荷(he)(he)、output+负(fu)电(dian)荷(he)(he)。测试input时候，则output和其他pin全部浮接(floating)，反之亦然。

2. pin-to-pin测试: 静电(dian)放电(dian)发(fa)生在pin-to-pin之间形成回路(lu)，但是(shi)如果(guo)要每每两个(ge)(ge)脚测试组合太多，因为任何(he)的(de)I/O给电(dian)压之后如果(guo)要对(dui)整(zheng)个(ge)(ge)电(dian)路(lu)产生影响(xiang)一定是(shi)先经过VDD/Vss才能对(dui)整(zheng)个(ge)(ge)电(dian)路(lu)供电(dian)，所以改良版则用某一I/O-pin加正或负的(de)ESD电(dian)压，其(qi)他所有I/O一起接(jie)地，但是(shi)输入和输出同时浮接(jie)(Floating)。

3、Vdd-Vss之(zhi)间(jian)静(jing)(jing)电(dian)(dian)放电(dian)(dian)：只需(xu)要(yao)把(ba)Vdd和Vss接起来，所(suo)有的I/O全部浮接(floating)，这样给静(jing)(jing)电(dian)(dian)让他穿过Vdd与Vss之(zhi)间(jian)。

4、Analog-pin放电测试：因为模拟(ni)电路很多(duo)差分比对(dui)(Differential Pair)或者运算(suan)放大器(OP AMP)都是有两个(ge)(ge)输入端的，防止一个(ge)(ge)损坏(huai)导致差分比对(dui)或运算(suan)失(shi)效，所以需要单独(du)做ESD测试，当然就是只针对(dui)这两个(ge)(ge)pin，其他pin全部浮接(floating)。

随着摩尔(er)定律的进一步缩小，器件(jian)尺寸越(yue)来(lai)(lai)越(yue)小，结深越(yue)来(lai)(lai)越(yue)浅，GOX越(yue)来(lai)(lai)越(yue)薄，所(suo)以静电击穿越(yue)来(lai)(lai)越(yue)容易，而(er)且在Advance制(zhi)程里面，Silicide引入也会让静电击穿变(bian)得(de)更加尖(jian)锐，所(suo)以几(ji)乎所(suo)有的芯片设计都要(yao)克服(fu)静电击穿问题(ti)。

静(jing)电放(fang)电保护(hu)可(ke)以从(cong)FAB端的Process解(jie)决，也(ye)可(ke)以从(cong)IC设计端的Layout来设计，所以你会看到Prcess有一个ESD的option layer，或者Design rule里面有ESD的设计规则可(ke)供客(ke)户选择等(deng)等(deng)。当(dang)然有些客(ke)户也(ye)会自己根据SPICE model的电性(xing)通(tong)过layout来设计ESD。

1、制程上(shang)的ESD：要么(me)改变PN结(jie)，要么(me)改变PN结(jie)的负载(zai)电阻，而(er)改变PN结(jie)只能靠ESD_IMP了，而(er)改变与(yu)PN结(jie)的负载(zai)电阻，就是(shi)用(yong)non-silicide或者串(chuan)联电阻的方法了。

1) Source/Drain的ESD implant：因(yin)为(wei)我(wo)们(men)的LDD结构在gate poly两边(bian)很(hen)(hen)容易形成两个(ge)浅结，而(er)这(zhei)个(ge)浅结的尖(jian)角(jiao)电(dian)(dian)场比(bi)较(jiao)(jiao)(jiao)集(ji)中(zhong)，而(er)且(qie)因(yin)为(wei)是浅结，所(suo)以(yi)它(ta)与Gate比(bi)较(jiao)(jiao)(jiao)近(jin)，所(suo)以(yi)受Gate的末端电(dian)(dian)场影响(xiang)比(bi)较(jiao)(jiao)(jiao)大，所(suo)以(yi)这(zhei)样(yang)的LDD尖(jian)角(jiao)在耐ESD放电(dian)(dian)的能力(li)是比(bi)较(jiao)(jiao)(jiao)差的(<1kV)，所(suo)以(yi)如果这(zhei)样(yang)的Device用在I/O端口，很(hen)(hen)容造成ESD损伤(shang)。所(suo)以(yi)根据这(zhei)个(ge)理(li)论，我(wo)们(men)需(xu)要一(yi)(yi)个(ge)单(dan)独的器(qi)(qi)件没(mei)有LDD，但是需(xu)要另外(wai)一(yi)(yi)道ESD implant，打一(yi)(yi)个(ge)比(bi)较(jiao)(jiao)(jiao)深的N+_S/D，这(zhei)样(yang)就可以(yi)让那(nei)个(ge)尖(jian)角(jiao)变圆(yuan)而(er)且(qie)离表(biao)面(mian)很(hen)(hen)远，所(suo)以(yi)可以(yi)明显提高ESD击穿能力(li)(>4kV)。但是这(zhei)样(yang)的话这(zhei)个(ge)额外(wai)的MOS的Gate就必须很(hen)(hen)长防止穿通(punchthrough)，而(er)且(qie)因(yin)为(wei)器(qi)(qi)件不一(yi)(yi)样(yang)了，所(suo)以(yi)需(xu)要单(dan)独提取器(qi)(qi)件的SPICE Model。

2) 接触(chu)孔(kong)(contact)的ESD implant：在LDD器(qi)件的N+漏(lou)极(ji)(ji)的孔(kong)下面打一个P+的硼，而且深度要超过N+漏(lou)极(ji)(ji)(drain)的深度，这(zhei)样就可以(yi)(yi)(yi)让(rang)原来(lai)Drain的击穿电(dian)压降低(8V-->6V)，所以(yi)(yi)(yi)可以(yi)(yi)(yi)在LDD尖角(jiao)发生击穿之前先(xian)从Drain击穿导走从而保(bao)护Drain和Gate的击穿。所以(yi)(yi)(yi)这(zhei)样的设计(ji)能够(gou)保(bao)持器(qi)件尺寸(cun)不(bu)变(bian)，且MOS结构没(mei)有改变(bian)，故不(bu)需要重新(xin)提取SPICE model。当然这(zhei)种智能用于non-silicide制程(cheng)，否则(ze)contact你也打不(bu)进去(qu)implant。

3) SAB (SAlicide Block)：一般我们(men)为(wei)了降低(di)MOS的(de)互(hu)连电容，我们(men)会(hui)使用silicide/SAlicide制程(cheng)，但(dan)是这样(yang)器件(jian)(jian)如果工作在输(shu)出端，我们(men)的(de)器件(jian)(jian)负载电阻变(bian)低(di)，外界ESD电压将会(hui)全部加载在LDD和Gate结构(gou)之间很容易(yi)击穿损伤(shang)，所(suo)以(yi)在输(shu)出级的(de)MOS的(de)Silicide/Salicide我们(men)通常会(hui)用SAB(SAlicide Block)光罩挡住(zhu)RPO，不要形成silicide，增加一个(ge)photo layer成本增加，但(dan)是ESD电压可以(yi)从1kV提高到4kV。

4)串联电(dian)(dian)阻法：这种(zhong)方(fang)法不用增(zeng)加光罩，应该是最省钱的了(le)(le)，原(yuan)理有点类(lei)似第三种(zhong)(SAB)增(zeng)加电(dian)(dian)阻法，我就故意给他串联一个(ge)电(dian)(dian)阻(比如Rs_NW，或(huo)者(zhe)HiR，等)，这样(yang)也达(da)到了(le)(le)SAB的方(fang)法。

2、设(she)(she)计(ji)上的(de)(de)ESD：这就完全靠(kao)(kao)设(she)(she)计(ji)者的(de)(de)功(gong)夫(fu)了，有些公司在设(she)(she)计(ji)规(gui)则就已经提供给客户solution了，客户只要照(zhao)着(zhe)画就行了，有些没有的(de)(de)则只能靠(kao)(kao)客户自(zi)己的(de)(de)designer了，很多设(she)(she)计(ji)规(gui)则都(dou)是写着(zhe)这个只是guideline/reference，不是guarantee的(de)(de)。一般都(dou)是把Gate/Source/Bulk短接在一起，把Drain结(jie)在I/O端承受ESD的(de)(de)浪涌(surge)电压，NMOS称(cheng)之为GGNMOS (Gate-Grounded NMOS)，PMOS称(cheng)之为GDPMOS (Gate-to-Drain PMOS)。

以(yi)NMOS为例，原(yuan)理都是(shi)Gate关闭状态，Source/Bulk的PN结本来是(shi)短接0偏(pian)的，当I/O端有大(da)电(dian)压时，则Drain/Bulk PN结雪崩击穿(chuan)，瞬间bulk有大(da)电(dian)流与衬底电(dian)阻形成压差导致Bulk/Source的PN正(zheng)偏(pian)，所以(yi)这个MOS的寄生(sheng)横向NPN管进入放(fang)大(da)区(发射结正(zheng)偏(pian),集电(dian)结反(fan)偏(pian))，所以(yi)呈现Snap-Back特性，起到保护作用。PMOS同理推(tui)导。

这个(ge)原理看起来简单，但是设计的(de)精髓(know-how)是什(shen)么？怎(zen)么触发BJT？怎(zen)么维持Snap-back？怎(zen)么撑到(dao)HBM>2KV or 4KV？

如何触发(fa)？必须有足够(gou)大的(de)衬底(di)电流，所以后来发(fa)展(zhan)到(dao)了(le)现在普(pu)遍采用的(de)多指交叉并联结构(multi-finger)。但(dan)是这(zhei)种结构主(zhu)要(yao)技术问(wen)题是基区宽度增加，放大系数(shu)减小，所以Snap-back不(bu)容易开启。而且随着finger数(shu)量增多，会导致每个finger之间的(de)均匀开启变(bian)得很困难，这(zhei)也(ye)是ESD设计的(de)瓶颈所在。

如果(guo)要(yao)改变(bian)这种问(wen)题，大概有两种做(zuo)法(因为triger的(de)是(shi)电(dian)(dian)压，改善电(dian)(dian)压要(yao)么是(shi)电(dian)(dian)阻(zu)要(yao)么是(shi)电(dian)(dian)流)：1、利用SAB(SAlicide-Block)在I/O的(de)Drain上(shang)(shang)形(xing)成(cheng)一(yi)个(ge)高阻(zu)的(de)non-Silicide区域，使得漏极方块电(dian)(dian)阻(zu)增(zeng)大，而使得ESD电(dian)(dian)流分(fen)布更均匀，从而提高泄放(fang)能力；2、增(zeng)加(jia)一(yi)道(dao)P-ESD (Inner-Pickup imp，类似上(shang)(shang)面的(de)接触孔P+ ESD imp)，在N+Drain下面打一(yi)个(ge)P+，降低Drain的(de)雪(xue)崩击(ji)(ji)穿电(dian)(dian)压，更早有比较多的(de)雪(xue)崩击(ji)(ji)穿电(dian)(dian)流(详见文(wen)献论文(wen): Inner Pickup on ESD of multi-finger NMOS.pdf)。

静电放电保护

在(zai)将电(dian)(dian)(dian)缆移去或连(lian)接到网络分析仪(yi)上(shang)时(shi)，防(fang)止静(jing)电(dian)(dian)(dian)放电(dian)(dian)(dian)（ESD）是十分重(zhong)要的。静(jing)电(dian)(dian)(dian)可(ke)以(yi)在(zai)您的身体(ti)上(shang)形成(cheng)且在(zai)放电(dian)(dian)(dian)时(shi)很容易损坏灵敏的内部电(dian)(dian)(dian)路元件。一(yi)次(ci)太小以(yi)致不(bu)能感觉出的静(jing)电(dian)(dian)(dian)放电(dian)(dian)(dian)可(ke)能造成(cheng)永久性(xing)损坏。

为了(le)防止(zhi)损坏仪器，应采取以下措(cuo)施(shi)：

1、保证环境(jing)湿度。

2、铺设(she)防静电地板或(huo)地毯。

3、使(shi)用(yong)离(li)(li)子(zi)风枪、离(li)(li)子(zi)头、离(li)(li)子(zi)棒(bang)等设施，使(shi)在一定(ding)范围内防止静电产生。

4、半导体器件应盛放在防(fang)静(jing)(jing)电(dian)(dian)塑料(liao)盛器或防(fang)静(jing)(jing)电(dian)(dian)塑料(liao)袋中, 这种防(fang)静(jing)(jing)电(dian)(dian)盛器有良好导电(dian)(dian)性能(neng)(neng), 能(neng)(neng)有效防(fang)止静(jing)(jing)电(dian)(dian)的(de)产生。当然, 有条件的(de)应盛放在金属(shu)(shu)盛器内或用金属(shu)(shu)箔包装。

5、操(cao)作人员应(ying)在(zai)手(shou)腕(wan)上带(dai)防静电手(shou)带(dai),这(zhei)(zhei)种手(shou)带(dai)应(ying)有良好的接(jie)地性(xing)能(neng), 这(zhei)(zhei)种措施(shi)最(zui)为有效。

联系方式：邹先生

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