影响MOSFET性能的一些因素-这些知识务必要了解-KIA MOS管

影响MOSFET性能有哪些因素？

在追(zhui)求不断提高能(neng)效的(de)(de)过程中，MOSFET的(de)(de)芯(xin)片和(he)封(feng)装(zhuang)也在不断改(gai)进(jin)。除(chu)了器件结构(gou)和(he)加工工艺(yi)，MOSFET的(de)(de)性(xing)能(neng)还(hai)受其他(ta)几个(ge)周围相(xiang)关因素的(de)(de)影(ying)(ying)响(xiang)。影(ying)(ying)响(xiang)MOSFET性(xing)能(neng)，这些因素包括(kuo)封(feng)装(zhuang)阻(zu)抗、印刷电(dian)路板(ban)(PCB)布局、互连(lian)线寄生效应和(he)开关速(su)度。事实上，真(zhen)正的(de)(de)开关速(su)度取决(jue)于其他(ta)几个(ge)因素，例如切换的(de)(de)速(su)度和(he)保持栅极控制的(de)(de)能(neng)力，同时抑制栅极驱(qu)动回路电(dian)感带来的(de)(de)影(ying)(ying)响(xiang)。

同样，低栅极阈值还会加(jia)重Ldi/dt问题。正(zheng)因(yin)为了(le)解电(dian)(dian)路(lu)中晶(jing)体(ti)管的性能很重要(yao)，所以我们将选用(yong)半桥拓扑(pu)(pu)。这(zhei)种拓扑(pu)(pu)是(shi)电(dian)(dian)力电(dian)(dian)子装置最常(chang)用(yong)的拓扑(pu)(pu)之一(yi)。这(zhei)些例子重点(dian)介(jie)绍了(le)同步压降转换器(qi)——一(yi)个(ge)半桥拓扑(pu)(pu)的具体(ti)应(ying)用(yong)。

图(tu)(tu)1为具备杂(za)散电(dian)(dian)感和(he)(he)电(dian)(dian)阻(zu)(由封装(zhuang)键(jian)合线(xian)、引线(xian)框以及(ji)电(dian)(dian)路(lu)板布局和(he)(he)互(hu)连(lian)线(xian)带(dai)来(lai))等寄生(sheng)效(xiao)应的半桥电(dian)(dian)路(lu)。共源(yuan)电(dian)(dian)感(CSI)倾向于降(jiang)低控(kong)制FET(高边FET)的导(dao)通(tong)和(he)(he)关断(duan)速度(du)。如果与栅(zha)极(ji)驱(qu)动串联，通(tong)过CSI的电(dian)(dian)压加(jia)至(zhi)栅(zha)极(ji)驱(qu)动上，可使(shi)FET处(chu)于导(dao)通(tong)状态(tai)(条件(jian)：V = -Ldi/dt)，从而延迟晶(jing)体管的关断(duan)。这也(ye)会增大(da)控(kong)制FET的功耗，如图(tu)(tu)2所示(shi)。

更(geng)高的功耗(hao)会导致(zhi)转换效率降低。另外(wai)，由于(yu)杂散电(dian)(dian)感，电(dian)(dian)路出现尖(jian)峰电(dian)(dian)压的可(ke)能(neng)性很高。如果这些尖(jian)峰电(dian)(dian)压超过(guo)器件的额(e)定(ding)值，可(ke)能(neng)会引起(qi)故(gu)障。为了消除或(huo)使这种寄生电(dian)(dian)感最小化(hua)，设计人员(yuan)必须采用类似无引脚或(huo)接线(xian)柱(zhu)的DirecFET等封(feng)装形(xing)式，并采用使互连线(xian)阻抗最小化(hua)的布局(ju)。与(yu)标准封(feng)装不同，DirecFET无键(jian)合(he)线(xian)或(huo)引线(xian)框。

因(yin)(yin)此，它可(ke)极(ji)(ji)大地降(jiang)低(di)导(dao)通(tong)电(dian)(dian)(dian)阻，同时(shi)大幅(fu)降(jiang)低(di)开(kai)关节点的(de)振铃，抑制开(kai)关损(sun)耗(hao)。缓和(he)C dv/dt感应(ying)(ying)导(dao)通(tong)影响性能的(de)另一个因(yin)(yin)素是(shi)C dv/dt感应(ying)(ying)导(dao)通(tong)(和(he)由此产生(sheng)的(de)击(ji)穿(chuan))。C dv/dt通(tong)过(guo)栅(zha)漏电(dian)(dian)(dian)容CGD的(de)反馈作用(引起(qi)不必要的(de)低(di)边FET导(dao)通(tong))，使低(di)边(或同步)FET出现栅(zha)极(ji)(ji)尖峰电(dian)(dian)(dian)压。实际(ji)上，当(dang)Q2的(de)漏源极(ji)(ji)的(de)电(dian)(dian)(dian)压升高时(shi)，电(dian)(dian)(dian)流就会(hui)经由栅(zha)漏电(dian)(dian)(dian)容CGD 流入总(zong)栅(zha)极(ji)(ji)电(dian)(dian)(dian)阻RG ，如图3(a)所示。

因此，它(ta)(ta)会导致同(tong)(tong)步(bu)FET Q2的(de)栅极(ji)出现尖峰电压。当该(gai)栅极(ji)电压超出规(gui)定(ding)的(de)阈值时(shi)，它(ta)(ta)就会被迫导通。图3(b)显示的(de)，正是(shi)在图3(a)所示 典型同(tong)(tong)步(bu)压降转换器拓扑中，同(tong)(tong)步(bu)FET Q2在这种工(gong)作模式(shi)下的(de)主要波形。

影(ying)响MOSFET性(xing)能(neng)，另一个可影(ying)响电(dian)源(yuan)产(chan)品设(she)(she)计(ji)的(de)(de)MOSFET性(xing)能(neng)的(de)(de)因素是布局。例(li)如，不(bu)合(he)理的(de)(de)电(dian)路(lu)板(ban)布局可增大电(dian)源(yuan)电(dian)路(lu)的(de)(de)寄生效应，反(fan)过来，增大的(de)(de)寄生效应又(you)会提高(gao)电(dian)源(yuan)的(de)(de)开关和导通(tong)损耗。此外，它还会提高(gao)电(dian)磁(ci)干扰的(de)(de)噪(zao)声水平，从而使(shi)设(she)(she)计(ji)出的(de)(de)产(chan)品达不(bu)到理想(xiang)的(de)(de)性(xing)能(neng)。若要(yao)最(zui)大限度降低电(dian)路(lu)板(ban)布局带(dai)来的(de)(de)影(ying)响，设(she)(she)计(ji)人员(yuan)必须确保(bao)通(tong)过将驱(qu)动和MOSFET尽可能(neng)地(di)背靠背放置，从而使(shi)输入回(hui)路(lu)面积(ji)最(zui)小化，如图4所示。

图(tu)4右侧有一个位于(yu)FET下方的(de)小型陶(tao)瓷支(zhi)路(lu)，利用过(guo)孔形成一个极(ji)小的(de)输入(ru)回(hui)路(lu)。因此，需(xu)要(yao)将支(zhi)路(lu)电容靠(kao)近驱动放置(zhi)，并将输入(ru)陶(tao)瓷电容CIN 靠(kao)近高(gao)边MOSFET放置(zhi)。在这里，控制回(hui)路(lu)FET相(xiang)对(dui)于(yu)同步FET具备更高(gao)的(de)优(you)先权(quan)。如果将FET并联(lian)，需(xu)要(yao)确(que)保栅(zha)极(ji)回(hui)路(lu)阻抗匹配。

另(ling)外(wai)，该布局(ju)必须采(cai)用隔离的模拟接(jie)(jie)地(di)层(ceng)和(he)功(gong)率(lv)接(jie)(jie)地(di)层(ceng)，使(shi)(shi)大电流电路(lu)形(xing)成独(du)立(li)的回路(lu)，从而不干扰敏感的模拟电路(lu)。然(ran)后，必须将这(zhei)两个(ge)接(jie)(jie)地(di)层(ceng)与PCB布局(ju)的一个(ge)点连接(jie)(jie)。此(ci)外(wai)，设计人员还必须利用多个(ge)过(guo)孔，使(shi)(shi)FET与输入引(yin)脚Vin或接(jie)(jie)地(di)层(ceng)连接(jie)(jie)。电路(lu)板上任(ren)何未(wei)用区域必须灌(guan)注铜。总(zong)之，封装阻抗、PCB布局(ju)、互连线寄生效应和(he)开关速(su)度(du)都是影响电源电路(lu)MOSFET性能(neng)的重要因素。

因此(ci)，要(yao)想在高(gao)功(gong)率(lv)密度条(tiao)件下获(huo)得最佳(jia)的(de)转(zhuan)换效率(lv)，必须在设计MOSFET过(guo)程中(zhong)，充分考虑封装、电路板布(bu)局(包括互(hu)连(lian)线(xian))、阻抗(kang)和(he)开(kai)关速度。

F3： 实际上，当Q2的(de)(de)漏(lou)源极(ji)的(de)(de)电压(ya)升高时，电流就会经由栅漏(lou)电容CGD 流入总栅极(ji)电阻RG ，如图3(a)所示(shi)。因此，它会导(dao)致同(tong)(tong)步FET Q2的(de)(de)栅极(ji)出现(xian)尖峰电压(ya)。当该栅极(ji)电压(ya)超出规定的(de)(de)阈值时，它就会被迫导(dao)通。图3(b)显示(shi)的(de)(de)，正是在图3(a)所示(shi) 典型(xing)同(tong)(tong)步压(ya)降转换器拓扑中，同(tong)(tong)步FETQ2在这种工(gong)作模式下的(de)(de)主要波形(xing)。

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