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MOS管为三端器(qi)件，适当(dang)连接(jie)这三个(ge)端，MOS管就(jiu)变成两真个(ge)有源电(dian)阻。实际(ji)上所节省的(de)(de)面(mian)积(ji)远不止此(ci)，由于多晶硅(gui)条的(de)(de)电(dian)阻率(lv)很难达到100

Ω/□。这样可以使(shi)W/L接近于(yu)1且使(shi)用较小的直流(liu)电流(liu)。显然这是(shi)不(bu)可能的。 1多晶硅电阻

在集(ji)成(cheng)电路的(de)设计中(zhong)，电阻器不是主要的(de)器件(jian)，却是必不可少(shao)的(de)。

3电容电阻

为了尽可能强(qiang)调线(xian)性区并抵消(xiao)体(ti)效应，电阻往往以差动(dong)方(fang)式成对泛起，图3（b）所(suo)示(shi)的一

对差动结构(gou)的交流电(dian)阻。一个(ge)平(ping)均的平(ping)板电(dian)阻可以(yi)表示为：

目(mu)前，在设计中使用的(de)(de)主要(yao)有3种(zhong)电(dian)(dian)(dian)阻(zu)器：多晶硅、MOS管以(yi)及电(dian)(dian)(dian)容电(dian)(dian)(dian)阻(zu)。这(zhei)种(zhong)电(dian)(dian)(dian)阻(zu)器主要(yao)原理是利(li)用晶体管在一定偏置下(xia)的(de)(de)等效电(dian)(dian)(dian)阻(zu)。对于n沟道器件(jian)，应该尽可(ke)能地把源极接到(dao)最负的(de)(de)电(dian)(dian)(dian)源电(dian)(dian)(dian)压上，这(zhei)样可(ke)以(yi)消除衬底的(de)(de)影响(xiang)。留意，加到(dao)电(dian)(dian)(dian)阻(zu)器左边的(de)(de)是差动信(xin)号(hao)（V1）；右边则处于相(xiang)同电(dian)(dian)(dian)位(wei)。假设单(dan)位(wei)面积的(de)(de)电(dian)(dian)(dian)容为0.2

pF/mil2,则面积为50 mil2。在(zai)设计(ji)中，要(yao)(yao)根据需要(yao)(yao)灵活(huo)运用这(zhei)3种电阻(zu)，使芯(xin)片的(de)设计(ji)达到最(zui)优。这(zhei)时通过控制栅源之间的(de)电压值就可以得到ΔV为1

V的线性交流电阻。但是在实际中，因为信号摆(bai)动的幅度(du)很小，所以(yi)实际上这种电阻可以(yi)很好地工作。

式中：ρ为电阻率；t为薄板厚度；R□=(ρ/t)为薄层电阻率，单位为Ω/□；L/W为长宽比。可以采用级连的方法克服这一题目即将每一级的G，D与上一级的S相连。其阻值取决于时钟频率和电容值。而在集成电路设计中这是十分重要的，固然增加了2个MOS管，但与所减少的面积比拟是可忽略的。此时，VGS=VDS，如图（a)，(b)所示。这时可以利用MOS管的开关特性来(lai)实现(xian)，图中所示。实验(yan)证实，在VDS<0.5（VGS-V

T）时，近似情况是十分良好的。同样p沟道器件源(yuan)极应该接到最正(zheng)的电源(yuan)电压上(shang)。

固然(ran)可以(yi)改进电阻(zu)率(lv)的(de)线性(xing)，但是牺牲(sheng)了(le)(le)面积增加了(le)(le)复杂度(du)。

可以看出，假(jia)如VDS<(VGS-VT)，则ID与VDS之间关系为(wei)直线(xian)性（假(jia)定VGS与VDS无关，由此(ci)产生一(yi)个等效电阻R=KL/W，K=1/［μ0C0X（VGS-VT）］，μ0为(wei)载流子的(de)表面(mian)迁移率(lv)，C0X为(wei)栅(zha)沟电容密(mi)度；K值通(tong)常在1

000～3 00 0Ω/□。其中V1和V2为(wei)两个(ge)独立的直流电压源(yuan)，其按(an)照足够高的速率采(cai)样，在周(zhou)期(qi)内的变化可(ke)忽略不计(ji)。

这种方法可以在面积(ji)很(hen)小(xiao)的(de)硅片上得到很(hen)大(da)的(de)电阻。

集成电路中的单片电阻器间隔理想电阻都比较远，在尺度的MOS管工艺(yi)中(zhong)，最(zui)理(li)想(xiang)的(de)(de)(de)(de)无源电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)器(qi)(qi)是多(duo)(duo)晶(jing)硅(gui)条。可(ke)(ke)以(yi)(yi)代替多(duo)(duo)晶(jing)硅(gui)或扩(kuo)散电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)，以(yi)(yi)提供直流(liu)电(dian)(dian)(dian)(dian)(dian)(dian)压降，或在(zai)小(xiao)(xiao)范围内呈线性(xing)的(de)(de)(de)(de)小(xiao)(xiao)信号交流(liu)电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)。经验表明，假如时(shi)(shi)钟频率足够高，开关和电(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)的(de)(de)(de)(de)组合就可(ke)(ke)以(yi)(yi)当作电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)来使用。一个(ge)MOS器(qi)(qi)件就是一个(ge)模拟电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)，与等价的(de)(de)(de)(de)多(duo)(duo)晶(jing)硅(gui)或跨三电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)比(bi)(bi)拟，其尺(chi)寸要(yao)(yao)小(xiao)(xiao)得多(duo)(duo)。多(duo)(duo)晶(jing)硅(gui)电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)则是最(zui)简朴的(de)(de)(de)(de)。可(ke)(ke)以(yi)(yi)看出，电(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)比(bi)(bi)多(duo)(duo)晶(jing)硅(gui)电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)的(de)(de)(de)(de)面积少了良多(duo)(duo)。在(zai)大(da)多(duo)(duo)数(shu)的(de)(de)(de)(de)情况下，获得小(xiao)(xiao)信号电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)所(suo)(suo)需(xu)要(yao)(yao)的(de)(de)(de)(de)面积比(bi)(bi)直线性(xing)重(zhong)要(yao)(yao)得多(duo)(duo)。不轻易(yi)计算正(zheng)(zheng)确(que)值(zhi)。对于电(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)器(qi)(qi)，因为(wei)其电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)值(zhi)与电(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)大(da)小(xiao)(xiao)成反(fan)比(bi)(bi)，因此有效的(de)(de)(de)(de)RC时(shi)(shi)间常数(shu)就与电(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)之比(bi)(bi)成正(zheng)(zheng)比(bi)(bi)，从而(er)可(ke)(ke)以(yi)(yi)用电(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)和开关电(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)正(zheng)(zheng)确(que)的(de)(de)(de)(de)实(shi)现电(dian)(dian)(dian)(dian)(dian)(dian)路中(zhong)要(yao)(yao)求的(de)(de)(de)(de)时(shi)(shi)间常数(shu)；而(er)使用有源器(qi)(qi)件的(de)(de)(de)(de)电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)，可(ke)(ke)以(yi)(yi)使电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)尺(chi)寸最(zui)小(xiao)(xiao)。在(zai)特定的(de)(de)(de)(de)前提下，按照采样系统理(li)论，可(ke)(ke)以(yi)(yi)近似为(wei)图所(suo)(suo)示的(de)(de)(de)(de)电(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)(zu)(zu)(zu)(zu)。假如用多(duo)(duo)晶(jing)硅(gui)，取最(zui)大(da)可(ke)(ke)能值(zhi)100

Ω，并取其最小宽(kuan)度，那(nei)么需要900 mil2。

其中，fc=1/T是信号Φ1和Φ2的频率。当然在开(kai)关电(dian)容电(dian)阻中除了电(dian)容面积(ji)外还需要两个面积(ji)极小的MOS管做开(kai)关。根据式(3)可知电(dian)容为10 pF。

在设(she)计中有(you)时(shi)要用到交流(liu)电(dian)阻，这时(shi)其直流(liu)电(dian)流(liu)应为零。例(li)如，设(she)电(dian)容器为多晶(jing)硅(gui)多晶(jing)硅(gui)型(xing)，时(shi)钟频率(lv)100 kHz，要求(qiu)实现(xian)1 MΩ的电(dian)阻，求(qiu)其面积。

2MOS管电阻

CMOS集成电路设计中电阻设计方法的研究

不管多晶硅仍(reng)是(shi)扩(kuo)散(san)层，他们(men)的(de)电(dian)阻的(de)变化范(fan)围都很大(da)，与(yu)注入材料中的(de)杂质浓度有关(guan)。假(jia)如设计不当，会对整个电(dian)路有很大(da)的(de)影响，并且(qie)会使芯片的(de)面积很大(da)，从(cong)而增加(jia)本钱(qian)。通过计算可得：

交流电阻还可以采用开关和电容器来实现。因为上述原因，在集成电路中常常使用有源电阻器。这一曲线对n沟道、p沟道(dao)增强(qiang)型(xing)器件都合(he)用。

MOS开关的特性近似为直(zhi)线，没有直(zhi)流失调(diao)。实际上，MOS工(gong)艺(yi)在(zai)这方面(mian)提供了(le)不(bu)少利便(bian)。当然也可(ke)以用扩散条(tiao)来(lai)做薄层电阻，但是因为工(gong)艺(yi)的不(bu)不(bu)乱(luan)性，通(tong)常很轻易受(shou)温度(du)和(he)电压的影(ying)响，很难精确(que)控(kong)制其绝对数值。根据公式

简朴地把(ba)n沟道或p沟道增强性MOS管(guan)的栅极接到漏极上就得到了(le)类(lei)似MOS晶(jing)体(ti)管(guan)的有源电阻。

用(yong)有(you)源电阻得到大(da)的(de)直(zhi)流电压需(xu)要(yao)大(da)的(de)电流，或者远小于1的(de)W/L比值。在设计中(zhong)要(yao)灵活运用(yong)这三种(zhong)不(bu)同的(de)方式。寄生效(xiao)果(guo)也十分显著(zhu)。当然，利用(yong)电容实现电阻还有(you)其(qi)他的(de)方法，在此不(bu)再赘述。

一种(zhong)电(dian)(dian)阻模拟方(fang)法，称(cheng)为“并(bing)联开关电(dian)(dian)容结构(gou)”。本文集中讨论了怎样在物理层(ceng)上实现电(dian)(dian)阻。

图（a)的(de)MOS晶体管偏置在线性区工作，图2所示为(wei)有源(yuan)电阻跨导曲线ID-VG S的(de)大信号特性。

其(qi)中：K′=μ0C0X。使(shi)用(yong)开关和电(dian)容模拟(ni)电(dian)阻(zu)，可以减轻(qing)漏(lou)极电(dian)流(liu)受漏(lou)—源(yuan)电(dian)压的(de)(de)(de)影(ying)响。可以看出，电(dian)阻(zu)为(wei)非线性(xing)的(de)(de)(de)。因为(wei)常用(yong)的(de)(de)(de)薄层电(dian)阻(zu)很(hen)小，通常多(duo)晶硅(gui)(gui)最大的(de)(de)(de)电(dian)阻(zu)率为(wei)100Ω/□，而设计规则又确定了多(duo)晶硅(gui)(gui)条宽(kuan)度(du)的(de)(de)(de)最小值，因此高值的(de)(de)(de)电(dian)阻(zu)需要(yao)很(hen)大的(de)(de)(de)尺寸，因为(wei)芯片面(mian)积的(de)(de)(de)限(xian)制，实(shi)际上是很(hen)难实(shi)现的(de)(de)(de)。图1所示的(de)(de)(de)有源(yuan)电(dian)阻(zu)不能知足(zu)此前提(ti)，由于这时要(yao)求其(qi)阻(zu)值为(wei)无限(xian)大。这些电(dian)阻(zu)器可以与(yu)其(qi)他的(de)(de)(de)元器件(jian)一起使(shi)用(yong)。

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