三极管和MOS管驱动电路的正确用法详解

1、三极管和MOS管的基本特性

三(san)极(ji)(ji)管(guan)是电流(liu)控制电流(liu)器件，用基极(ji)(ji)电流(liu)的(de)变化(hua)控制集电极(ji)(ji)电流(liu)的(de)变化(hua)。有NPN型(xing)(xing)三(san)极(ji)(ji)管(guan)（简称(cheng)P型(xing)(xing)三(san)极(ji)(ji)管(guan)）和PNP型(xing)(xing)三(san)极(ji)(ji)管(guan)（简称(cheng)N型(xing)(xing)三(san)极(ji)(ji)管(guan)）两(liang)种，符号如下：

MOS管是电压(ya)控制电流器(qi)件(jian)，用栅(zha)极电压(ya)的变化(hua)控制漏极电流的变化(hua)。有P沟(gou)道(dao)MOS管（简称(cheng)PMOS）和(he)N沟(gou)道(dao)MOS管（简称(cheng)NMOS），符号如下（此处只(zhi)讨论常用的增强(qiang)型(xing)MOS管）：

2、三极管和MOS管的正确应用

（1）P型(xing)三极管，适合射极接GND集电极接负载到VCC的情况(kuang)。只要基极电压高于射极电压（此(ci)处为(wei)GND）0.7V，P型(xing)三极管即可开始(shi)导(dao)通。

基(ji)(ji)极(ji)(ji)(ji)用(yong)高电(dian)平驱动(dong)P型(xing)三极(ji)(ji)(ji)管导通（低电(dian)平时不导通）；基(ji)(ji)极(ji)(ji)(ji)除(chu)限流(liu)电(dian)阻(zu)(zu)外，更(geng)优的设计是，接下拉(la)电(dian)阻(zu)(zu)10-20k到GND，使(shi)基(ji)(ji)极(ji)(ji)(ji)控制电(dian)平由(you)高变(bian)低时，基(ji)(ji)极(ji)(ji)(ji)能够(gou)更(geng)快被(bei)拉(la)低，P型(xing)三极(ji)(ji)(ji)管能够(gou)更(geng)快更(geng)可靠(kao)地截(jie)止。

（2）N型三极(ji)(ji)管，适(shi)合(he)射(she)极(ji)(ji)接(jie)VCC集电(dian)极(ji)(ji)接(jie)负载到GND的情况。只要基极(ji)(ji)电(dian)压低于射(she)极(ji)(ji)电(dian)压（此处为VCC）0.7V，N型三极(ji)(ji)管即可开始导(dao)通。

基极用低(di)电(dian)平(ping)驱(qu)动N型三(san)极管(guan)导通(tong)（高(gao)电(dian)平(ping)时不导通(tong)）；基极除限流电(dian)阻(zu)外，更(geng)优的(de)设计是，接上拉电(dian)阻(zu)10-20k到VCC，使基极控(kong)制电(dian)平(ping)由低(di)变高(gao)时，基极能够更(geng)快被拉高(gao)，N型三(san)极管(guan)能够更(geng)快更(geng)可靠地(di)截止(zhi)。

所以，如上所述：

对NPN三极管(guan)来说，最优的设(she)计是，负(fu)载R12接(jie)在(zai)集(ji)电极和VCC之(zhi)间。不够周到的设(she)计是，负(fu)载R12接(jie)在(zai)射极和GND之(zhi)间。

对PNP三极管来说，最(zui)优的(de)设(she)计是，负载(zai)R14接在(zai)集电(dian)极和GND之间(jian)。不够周到的(de)设(she)计是，负载(zai)R14接在(zai)集电(dian)极和VCC之间(jian)。

这样，就可(ke)以(yi)避免负载的变化(hua)被(bei)耦合到控制端(duan)。从电流的方向可(ke)以(yi)明显看出(chu)。

（3）PMOS，适合源极接(jie)VCC漏极接(jie)负载到GND的情况。只要(yao)栅极电(dian)压(ya)低于源极电(dian)压(ya)（此处为VCC）超过(guo)Vth（即Vgs超过(guo)-Vth），PMOS即可开始导通。

栅(zha)极(ji)(ji)用低电(dian)平(ping)驱动(dong)PMOS导通（高(gao)电(dian)平(ping)时不导通）；栅(zha)极(ji)(ji)除限流电(dian)阻外，更(geng)(geng)优的设计(ji)是，接(jie)上(shang)拉(la)电(dian)阻10-20k到(dao)VCC，使栅(zha)极(ji)(ji)控制电(dian)平(ping)由低变(bian)高(gao)时，栅(zha)极(ji)(ji)能(neng)够(gou)更(geng)(geng)快(kuai)被拉(la)高(gao)，PMOS能(neng)够(gou)更(geng)(geng)快(kuai)更(geng)(geng)可靠地截止。

（4）NMOS，适合源(yuan)极接GND漏极接负载(zai)到VCC的情况。只要(yao)栅极电(dian)压高于源(yuan)极电(dian)压（此处为GND）超过(guo)Vth（即Vgs超过(guo)Vth），NMOS即可开(kai)始导通。

栅极用高电(dian)(dian)(dian)(dian)平(ping)驱动(dong)NMOS导(dao)通(tong)（低(di)电(dian)(dian)(dian)(dian)平(ping)时不导(dao)通(tong)）；栅极除限流(liu)电(dian)(dian)(dian)(dian)阻外，更(geng)优(you)的设计(ji)是(shi)，接(jie)下(xia)拉电(dian)(dian)(dian)(dian)阻10-20k到GND，使栅极控制电(dian)(dian)(dian)(dian)平(ping)由高变(bian)低(di)时，栅极能够更(geng)快被拉低(di)，NMOS能够更(geng)快更(geng)可靠(kao)地(di)截止(zhi)。

所(suo)以，如上所(suo)述(shu)：

对PMOS来(lai)说，最优的(de)设计(ji)是，负载R16接(jie)在漏(lou)极和GND之间。不够周到的(de)设计(ji)是，负载R16接(jie)在源(yuan)极和VCC之间。

对NMOS来说，最优的设计(ji)是，负(fu)载R18接在漏极和(he)VCC之间(jian)。不(bu)够周到的设计(ji)是，负(fu)载R18接在源(yuan)极和(he)GND之间(jian)。

3、设计原则

为避免(mian)负(fu)载(zai)的(de)变化(hua)被耦合到(dao)控制端（基极(ji)Ib或栅极(ji)Vgs）的(de)精密(mi)逻辑器件（如MCU）中，负(fu)载(zai)应接在(zai)集电(dian)极(ji)或漏极(ji)。

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