大电流mos管

由于功率MOSFET热稳(wen)定(ding)性好，故比(bi)双极型(xing)晶体管并(bing)联(lian)连(lian)接(jie)(jie)简单。可是(shi)并(bing)联(lian)连(lian)接(jie)(jie)MOSFET用于高速(su)开(kai)关则末必简单，从现象(xiang)看并(bing)联(lian)连(lian)接(jie)(jie)会发生以下两个问题(ti)：

1） 电流会集中(zhong)某一个器件(jian)中(zhong)。

2 ） 寄生振(zhen)荡。

并(bing)联连接方面的问题

参(can)数

Lo：栅(zha)、导线(xian)电(dian)感

LD：漏、导线电感(gan)

LS：源、导(dao)线(xian)电(dian)感(gan)

Cmi：密勒电(dian)容

C_{GS：栅、源(yuan)间电源(yuan)}

ra：栅、电阻(zu)（多晶硅(gui)）

（1）电流会(hui)集到(dao)某(mou)一个器件中

这是(shi)由(you)于(yu)并(bing)联连接的(de)(de)(de)(de)器件中的(de)(de)(de)(de)某(mou)一个器件早于(yu)或(huo)迟于(yu)其它器件导(dao)通(tong)或(huo)断开而(er)引(yin)起的(de)(de)(de)(de)。导(dao)通(tong)、断开的(de)(de)(de)(de)时刻差(cha)(cha)异是(shi)由(you)于(yu)器件间(jian)的(de)(de)(de)(de)阈值电(dian)压和正向传(chuan)输导(dao)纳(na)等参(can)数(shu)的(de)(de)(de)(de)差(cha)(cha)别而(er)引(yin)起。图1表明把具(ju)有不同VGS（th）和 g.f .s 的(de)(de)(de)(de)功率MOSFET并(bing)联衔接时发(fa)生电(dian)流不平衡(heng)的(de)(de)(de)(de)一个比如。

驱动级的输出阻抗大(da)的时候，电(dian)流不平(ping)衡的发生时刻由功率MOSFET的输入电(dian)容Ciss而决(jue)议。另外，并(bing)联连接的全部器(qi)件导(dao)通(tong)之后，流到各(ge)器(qi)件的电(dian)流与Rds（on）成反比(bi) 。

( 2 ） 寄生振荡

如(ru)把(ba)功率MOSFET的(de)栅极直接(jie)并联(lian)衔接(jie)，就常(chang)常(chang)发生(sheng)寄(ji)生(sheng)振荡。如(ru)图2所(suo)示，经过各个(ge)器(qi)件的(de)漏(lou)、栅间电(dian)容（ 密勒电(dian)容 ）和栅极引线(xian)电(dian)感构成谐振电(dian)路 。关(guan)于(yu)这个(ge)谐振电(dian)路的(de)Q，也(ye)即电(dian)抗器(qi) （ L 、C ） 对电(dian)阻之(zhi)比 （Q = i∞/ R ） 非常(chang)大(da)，简单发生(sheng)寄(ji)生(sheng)振荡。

从以下两个方(fang)面(mian)采取办法 ：

1)器材的挑选

2)装置(zhi)上的考虑(lv)

·并联连接及办法

( 1） 把功(gong)率(lv)(lv)MOSFET用作开关器件(jian)时(shi)，无须过于慎重考虑，由于功(gong)率(lv)(lv)MOSFET的(de)最大(da)脉冲电流允(yun)许(xu)为直流额(e)定(ding)值的(de) 3-4倍，只需极力缩小驱动级的(de)输(shu)出阻抗就(jiu)行．把功(gong)率(lv)(lv)MOSFET用在线性电路时(shi)，只挑(tiao)选(xuan)同(tong)一(yi)批产品是(shi)不行的(de) ，与双极型晶(jing)体管一(yi)样(yang)外加源电阻使之平衡是(shi)很有(you)必要(yao)的(de)．

( 2 ）装置办法

选用(yong)低电(dian)感布(bu)线是当(dang)然的(de)(de)(de)(de)(de)(de)，但在并(bing)联(lian)连(lian)接中(zhong)仅用(yong)铜板是不行(xing)(xing)的(de)(de)(de)(de)(de)(de) ，由于因公共阻扰发生(sheng)的(de)(de)(de)(de)(de)(de) 电(dian)压(ya)使栅、源(yuan)间(jian)电(dian)压(ya)不能平衡，为了防(fang)止这点(dian)，并(bing)联(lian)连(lian)接的(de)(de)(de)(de)(de)(de)各个(ge)器件应是彻(che)底持平的(de)(de)(de)(de)(de)(de)布(bu)线，应如图3那样用(yong)对(dui)称的(de)(de)(de)(de)(de)(de)布(bu)线 ，但因装置上的(de)(de)(de)(de)(de)(de)约(yue)束，不行(xing)(xing)能用(yong)对(dui)称布(bu)钱(qian)时，这时同(tong)轴的(de)(de)(de)(de)(de)(de)（多(duo)股(gu)绞合线、带状线 ） 布(bu)线也是很有用(yong)的(de)(de)(de)(de)(de)(de)。如图4那样，经过(guo)薄的(de)(de)(de)(de)(de)(de)绝缘膜把铜板制成(cheng)的(de)(de)(de)(de)(de)(de)漏和源(yuan)的(de)(de)(de)(de)(de)(de)布(bu)线。

分别做成多(duo)层(ceng)结(jie)构，则由(you)(you)于(yu)布线发生电感(gan)的(de)(de)一起也发生电容 ，而构成图(tu)5的(de)(de)等效电路。由(you)(you)电感(gan)发生的(de)(de)电压(ya)(ya)经过电容传输使各个器材的(de)(de)栅(zha)  、源间(jian)电压(ya)(ya)则变得(de)持平。由(you)(you)于(yu)功率(lv)MOSFET的(de)(de)导通电阻和耐(nai)压(ya)(ya)有以(yi)下(xia)(xia)的(de)(de)联(lian)系，即(ji)Rds（on）∞BVds2 .4-2.7所以(yi)在(zai)总芯(xin)片面积持平的(de)(de)情(qing)况下(xia)(xia)，如把(ba)几个低(di)压(ya)(ya)MOSFET串(chuan)(chuan)联(lian)连(lian)接 ，比1个高耐(nai)压(ya)(ya)MOSFET的(de)(de)导通电阻低(di)。图(tu)1表明(ming)串(chuan)(chuan)联(lian)连(lian)接个数(shu)和导通电阻下(xia)(xia)降率(lv)之(zhi)间(jian)的(de)(de)联(lian)系。从此(ci)图(tu)中能够看(kan)出 ，用串(chuan)(chuan)联(lian)衔接比提高每个功率(lv)MOSFET的(de)(de)耐(nai)压(ya)(ya)更(geng)有优越性(xing) 。可是，随着串(chuan)(chuan)联(lian)连(lian)接MOSFET 的(de)(de)个数(shu)的(de)(de)添加，驱动电路变得(de)复杂(za)，从成本和装置上考(kao)虑 ，2-5个MOSFET的(de)(de)串(chuan)(chuan)联(lian)衔接较(jiao)为适宜。

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