无源器件

在(zai)模拟集(ji)成电(dian)路中的(de)无源器件主(zhu)要(yao)(yao)(yao)是指电(dian)阻、电(dian)容、电(dian)感等，精密的(de)电(dian)阻、电(dian)容是MOS模拟电(dian)路设计所要(yao)(yao)(yao)求的(de)主(zhu)要(yao)(yao)(yao)基本元件，电(dian)阻或电(dian)容在(zai)电(dian)路应用中最关(guan)键的(de)是要(yao)(yao)(yao)提供(gong)精确的(de)元件值(zhi)，但在(zai)人多数情(qing)况(kuang)下，电(dian)阻或电(dian)容的(de)绝对值(zhi)不(bu)如它们的(de)比值(zhi)那么重要(yao)(yao)(yao)。

电阻

电阻是模拟电路的最基本的元件，在集成电路中有多种设计和制造方法，并有无源电阻与有源电阻之分。无源电阻的大小一般以方块数来表示，其绝对值为

式(1.59)中R□为单位方块电阻值，L和W分别是指电阻的长度与宽度，若假定这些参数是统计无关的，则电阻值的偏差可表示为

在大多数情况下，由于L都很大，所以式(1.60)可简化为

通常对于式(1.61)中(zhong)第一项(xiang)偏差，离子(zi)注入电(dian)阻(zu)比扩(kuo)散(san)电(dian)阻(zu)要小，衬底硅(gui)(gui)电(dian)阻(zu)比多晶硅(gui)(gui)电(dian)阻(zu)要小（多晶硅(gui)(gui)材料晶粒结构(gou)变(bian)化增(zeng)加所致）：第二项(xiang)偏差，随着光刻技(ji)术特别是(shi)干(gan)法刻蚀，即等离子(zi)刻蚀技(ji)术的出(chu)现，该项(xiang)偏差大(da)大(da)减小。

由于在(zai)(zai)制(zhi)造过程中(zhong)，电(dian)(dian)阻的(de)绝(jue)对值(zhi)存在(zai)(zai)必(bi)然的(de)偏差，因(yin)此在(zai)(zai)模拟集成(cheng)电(dian)(dian)路(lu)设计(ji)(ji)中(zhong)尽可能转换成(cheng)电(dian)(dian)阻的(de)相对晕，即(ji)电(dian)(dian)阻比值(zhi)，并叮(ding)以采用对称(cheng)叉(cha)指式(shi)设计(ji)(ji)布局以补偿薄层(ceng)电(dian)(dian)阻与条宽范(fan)围的(de)梯度(du)变(bian)化，提高电(dian)(dian)路(lu)的(de)性(xing)能。

在(zai)电(dian)阻(zu)设计时(shi)还需注(zhu)意相对于衬底的寄生电(dian)容(rong)可能把(ba)一些(xie)高频噪声通过电(dian)阻(zu)叠加(jia)在(zai)有用信号上，所以在(zai)设计时(shi)对一蝗有特殊(shu)要(yao)求(qiu)的电(dian)阻(zu)必须加(jia)电(dian)屏蔽（如阱接地，采用多晶电(dian)阻(zu)或双多晶结构）。

下面(mian)根(gen)据(ju)电阻制作的方(fang)法进行介绍。

1.源/漏扩散电阻

在金属栅与硅栅技(ji)术的(de)NMOS和CMOS工艺中，可以(yi)制作此(ci)类电(dian)阻，它是(shi)与MOS管(guan)的(de)源(yuan)/漏区同时制成(cheng)的(de)，其剖面结(jie)构如图(tu)1.21所示(shi)。

该(gai)类(lei)电(dian)(dian)阻(zu)(zu)(zu)的(de)(de)方(fang)(fang)块(kuai)电(dian)(dian)阻(zu)(zu)(zu)值为R□=20～100Ω（最大(da)为lMΩ)，在需要(yao)较大(da)电(dian)(dian)阻(zu)(zu)(zu)时，需要(yao)很多方(fang)(fang)块(kuai)（如1MΩ时，需10000方(fang)(fang)块(kuai)），占用很大(da)面积，所以(yi)一(yi)般(ban)不用扩散电(dian)(dian)阻(zu)(zu)(zu)制作大(da)阻(zu)(zu)(zu)值的(de)(de)电(dian)(dian)阻(zu)(zu)(zu)。

此类电阻的误(wu)差(cha)为土0%，温(wen)度系(xi)数(shu)为5OO～l5OOx10-6℃，电压(ya)系(xi)数(shu)为100～500xlO-6/V;

另外还存在大(da)的寄生电(dian)容（N+P结电(dian)容），并且由于存在浅(qian)结，所以会(hui)产生压电(dian)电(dian)阻效应(ying)，从而会(hui)产生进一步的误差，不能(neng)用(yong)做(zuo)精密电(dian)阻。

2．N阱（P阱）扩散电阻（阱电阻或沟道电阻）

在CMOS金属栅和硅栅工(gong)艺中可以制(zhi)作(zuo)此类电阻，其(qi)剖面结(jie)构如图1.22所示。

该类结构的(de)方块电(dian)阻值(zhi)较(jiao)大(da)，一般为R□=1000～5000Ω,，并且其(qi)薄层电(dian)阻值(zhi)更高。但由于(yu)阱(jing)的(de)扩散深度及其(qi)引起的(de)横向扩散约有5～10μm，使电(dian)阻条不(bu)可能做(zuo)得很窄；且电(dian)阻条之(zhi)间不(bu)需要设(she)计(ji)出沟道截止环，以(yi)消(xiao)除电(dian)阻间的(de)表面反型层漏(lou)电(dian)流，因此在(zai)制作大(da)电(dian)阻时，其(qi)而(er)积也较(jiao)大(da)。

另外(wai)这类电(dian)阻(zu)具有大的电(dian)压系数(shu)，且电(dian)阻(zu)误差为土40%。

3．注入电阻

在NMOS和CMOS的金属栅与硅(gui)栅工艺中(zhong)可(ke)以(yi)制作(zuo)此类电(dian)阻(zu)，由于(yu)离子注入(ru)可(ke)以(yi)精确控制掺杂浓(nong)度(du)和注入(ru)深(shen)度(du)，并且横向扩散小(xiao)，因此，其电(dian)阻(zu)阻(zu)值易于(yu)控制，但需要一(yi)次额外(wai)的掩模，其剖而结构如阁1.23所示(shi)，图中(zhong)CVD (Chemical Vapor Deposition) Si02表示(shi)的是化学(xue)气目淀积二氧化硅(gui)。

其方块电(dian)(dian)阻(zu)值(zhi)为(wei)R□>500～1000Q（最大(da)(da)为(wei)1MΩ），注(zhu)入电(dian)(dian)阻(zu)可以制作较人(ren)电(dian)(dian)阻(zu)而不(bu)用占很大(da)(da)面积，但(dan)离(li)子(zi)注(zhu)入层(ceng)与衬底之(zhi)间所形成的(de)(de)(de)PN结存在不(bu)同的(de)(de)(de)反(fan)偏(pian)时，耗尽(jin)层(ceng)宽(kuan)度不(bu)同，因此导电(dian)(dian)层(ceng)内的(de)(de)(de)载(zai)流(liu)子(zi)流(liu)量会(hui)发生变化，所以电(dian)(dian)阻(zu)的(de)(de)(de)线性(xing)度不(bu)理想，电(dian)(dian)压(ya)(ya)系(xi)数高，并且(qie)由于氧化层(ceng)表面电(dian)(dian)荷(he)的(de)(de)(de)影响，导电(dian)(dian)层(ceng)表面的(de)(de)(de)载(zai)流(liu)子(zi)浓(nong)度也不(bu)稳定(ding)，因此大(da)(da)电(dian)(dian)阻(zu)的(de)(de)(de)精度受一定(ding)的(de)(de)(de)限制。这类电(dian)(dian)阻(zu)具有(you)小的(de)(de)(de)温度系(xi)数，但(dan)很难消除(chu)压(ya)(ya)电(dian)(dian)电(dian)(dian)阻(zu)效应。

另外，电阻注入可以(yi)与耗(hao)尽层的注入相结合。

4．多晶电阻

这是在NMOS与CMOS硅栅工艺中使用最多的一类电阻，其剖面结构如图1.24所示。

该类电阻(zu)的(de)(de)方块(kuai)电阻(zu)为R□=30～200Ω（与源(yuan)/漏(lou)同时扩散(san)）。制作(zuo)大电阻(zu)时，可另外再加上(shang)一次光刻(ke)，用离子注(zhu)入(ru)较小剂量来实现，其阻(zu)值可达10KΩ/口。但多(duo)晶(jing)硅电阻(zu)的(de)(de)薄层电阻(zu)大小，除(chu)与离子注(zhu)入(ru)剂量有关外，还与多(duo)晶(jing)硅的(de)(de)厚度，多(duo)晶(jing)硅的(de)(de)淀积质量等有关，因(yin)此(ci)难以用来制作(zuo)精密电阻(zu)。

此类(lei)电阻的(de)温度系(xi)数为500～1500x10-6/℃，电阻误差较大(da)，但可以通过激(ji)光与(yu)多(duo)晶丝来调节电阻值，且由于(yu)多(duo)晶硅下面(mian)有(you)厚的(de)氧化层(ceng)与(yu)电路隔离，其(qi)寄生(sheng)电容大(da)大(da)减小。

5．薄膜电阻

应用(yong)在NMOS和(he)CMOS的(de)金属栅(zha)与(yu)硅(gui)栅(zha)工艺(yi)中，需要额外的(de)工艺(yi)步骤，通过溅射方法把Ni-Cr、Cr-Si或Mo（钼）按(an)一定比(bi)例(li)成(cheng)(cheng)分淀积在硅(gui)片的(de)绝缘(yuan)层(ceng)上实现，电(dian)阻(zu)(zu)的(de)方块(kuai)电(dian)阻(zu)(zu)值可(ke)由所(suo)用(yong)材料的(de)性质比(bi)例(li)成(cheng)(cheng)分和(he)淀积层(ceng)厚度(du)决定，一般(ban)情况下，薄膜厚度(du)为(wei)几百至几千(qian)(qian)埃(A)，方块(kuai)电(dian)阻(zu)(zu)：Ni-Cr为(wei)几百欧／方块(kuai)，Cr-Si为(wei)几百至几千(qian)(qian)欧/方块(kuai)，薄膜电(dian)阻(zu)(zu)的(de)线性度(du)最好(hao)，电(dian)压(ya)系(xi)数很小，温度(du)系(xi)数也小（约1OOx1O-6/℃），与(yu)MOS的(de)其他工艺(yi)条件无关；并且可(ke)以(yi)用(yong)激(ji)光修正、氧化、退火(huo)等提高(gao)电(dian)阻(zu)(zu)的(de)精度(du)。

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