无源器件

1．电阻

没有(you)硅化物(wu)阻(zu)挡(dang)层(ceng)掩模的(de)工艺中，按(an)方块电阻(zu)值R□增大的(de)顺序可分为：金属(shu)、硅化的(de)多品(pin)硅、源/漏P、或(huo)N+材料、N阱(jing)等(deng)。

金属层可以为电(dian)路(lu)提供阻值(zhi)很小的电(dian)阻。在CMOS工艺中，—般用铝线(xian)作为电(dian)阻，但是在用铝线(xian)做电(dian)阻时，金属条(tiao)不能太窄，否则会(hui)影响电(dian)路(lu)的匹配；此类(lei)电(dian)阻的温(wen)度系数约为0.3%/℃。

硅(gui)化物多晶(jing)硅(gui)的薄层电(dian)阻(zu)(zu)很小(xiao)（约每(mei)方(fang)块(kuai)电(dian)阻(zu)(zu)为(wei)3～5Ω），因(yin)此也(ye)可(ke)以用来实现小(xiao)阻(zu)(zu)值的电(dian)阻(zu)(zu)。缺(que)点是其方(fang)块(kuai)电(dian)阻(zu)(zu)值R□与(yu)工艺有(you)关，其变化范围高达(da)60%～70%。因(yin)此，多晶(jing)硅(gui)电(dian)阻(zu)(zu)仅用在对电(dian)P绝(jue)N精(jing)度要求不高的场合。多晶(jing)硅(gui)电(dian)阻(zu)(zu)的温(wen)度系数在+0.2%/℃和+0.4%/℃之间。

P+和N+的源/漏区也(ye)能作为(wei)电(dian)(dian)阻。由于它(ta)们的薄层电(dian)(dian)阻的方(fang)块电(dian)(dian)阻值也(ye)为(wei)每方(fang)块电(dian)(dian)阻3～50左右，仪适(shi)合做小电(dian)(dian)阻，其随工艺而变(bian)化的范围可高达(da)50%;而且，它(ta)与衬底之间的PN结会产生相(xiang)当大(da)的电(dian)(dian)容，该电(dian)(dian)容值还与结电(dian)(dian)压有关。

N阱(jing)电阻(zu)的(de)薄层方块电阻(zu)值(zhi)约为lkΩ左右(you)，并且(qie)(qie)受工艺影响比(bi)较大，可能达(da)到土40%。由于(yu)边缘扩散的(de)影响，当阱(jing)深为几微(wei)米(mi)时(shi)，电阻(zu)的(de)宽度不同(tong)(tong)，其R□值(zhi)也不同(tong)(tong)；另外，Ro随N阱(jing)到衬底电压的(de)变化而剧烈改变，导致电阻(zu)出现非线性(xing)，且(qie)(qie)难以确定阻(zu)值(zhi)大小。N阱(jing)电阻(zu)的(de)温度系(xi)数7℃为+0.2%～十0.5%/℃。

向多(duo)晶(jing)电阻的薄层(ceng)电阻值(zhi)会随温度(du)和上艺的不同(tong)而不同(tong)，所以在版图设计中(zhong)要预防这种变化。对于(yu)多(duo)晶(jing)电阻的温度(du)系数（取决于(yu)掺杂类型和浓度(du)）必须在每(mei)一个(ge)不同(tong)的工艺中(zhong)对其进行测(ce)量(liang)确(que)定。

多晶电阻(zu)(zu)在掺杂P、和N+时(shi)的(de)(de)温度系(xi)数的(de)(de)典型值分别为+0.1 %/℃和-0.1%i℃。一般而言，由工艺引起的(de)(de)阻(zu)(zu)值变化通常小土20%。

使用(yong)硅化物阻(zu)挡(dang)层的(de)多晶电阻(zu)具有(you)线(xian)性(xing)度(du)(du)高，对衬底电容(rong)小和失配较小的(de)特(te)点。实际上这种电阻(zu)的(de)线(xian)性(xing)度(du)(du)取决于(yu)其长度(du)(du)，并且在高精度(du)(du)应用(yong)中(zhong)需要精确(que)地测量(liang)和建模。

2．电容

高密度线(xian)性(xing)电(dian)(dian)容(rong)器(qi)在CMOS工艺中的(de)结构可(ke)以(yi)分为：多晶(jing)硅覆(fu)盖(gai)扩散区( PIS)、多晶(jing)硅覆(fu)盖(gai)多晶(jing)硅(PIP)、金属覆(fu)盖(gai)多晶(jing)硅(MIP)和金属覆(fu)盖(gai)金属（MIM）等，它们均作为电(dian)(dian)容(rong)器(qi)的(de)两个极板(ban)，并(bing)在它们之间(jian)生长较薄的(de)氧(yang)化层。当然线(xian)性(xing)电(dian)(dian)容(rong)器(qi)还(hai)可(ke)设计成三明治(zhi)结构，如图16.6所示。

三明治结构(gou)的(de)(de)电(dian)容(rong)(rong)器(qi)的(de)(de)总的(de)(de)电(dian)容(rong)(rong)值为(wei)每相邻两层间电(dian)容(rong)(rong)之(zhi)和，因此(ci)图16.6所(suo)示的(de)(de)电(dian)容(rong)(rong)值为(wei)MIM电(dian)容(rong)(rong)值的(de)(de)四倍。

在(zai)版图实现中，各种结构的单位而积的电容值都与两极(ji)板间的间距(ju)成反比但各不相同，在(zai)0.25μm工艺(yi)中，不同结构的电容值大约为：

①MIM电容，即相邻金属层之间的电容(如图16.6中所示的Cl，…，C4)在(zai)1.15 fF/μm2左右。

②MIP电(dian)容，即(ji)金属1与(yu)多晶(jing)之间(jian)的电(dian)容大约(yue)是1.5fF/μm2左右。

③PIP电(dian)容大(da)约为1.5 fF/μm2左右(you)。

④PIS电(dian)容大约(yue)为6 fF/μm2左右。

以上各种结(jie)(jie)构(gou)的(de)电(dian)容(rong)(rong)(rong)(rong)，随工艺变化的(de)范(fan)围(wei)不(bu)同，对(dui)于(yu)MIM电(dian)容(rong)(rong)(rong)(rong)其误差(cha)(cha)高达(da)20%，而栅氧(yang)电(dian)容(rong)(rong)(rong)(rong)的(de)误差(cha)(cha)一(yi)般可控制(zhi)在5%以内。并且不(bu)同金属层之间的(de)电(dian)容(rong)(rong)(rong)(rong)的(de)随机变化趋(qu)于(yu)“中和”而相(xiang)互抵消，因而图16.6所示的(de)三明治结(jie)(jie)构(gou)的(de)电(dian)容(rong)(rong)(rong)(rong)比其他(ta)结(jie)(jie)构(gou)的(de)电(dian)容(rong)(rong)(rong)(rong)受工艺变化的(de)影响要小得(de)多(duo)。

至于采用何种结构主要由下面两个因素决定：

①电容(rong)所(suo)占的面积。

②底层(ceng)极(ji)板(ban)寄生电容(rong)Cp和极(ji)板(ban)问电容(rong)C的比值Cp/C。

当(dang)然对于精确(que)要求的电(dian)容(rong)(rong)，必须考虑边缘(yuan)电(dian)容(rong)(rong)的影响。这(zhei)类电(dian)容(rong)(rong)可以从相应的工艺设计手(shou)册提供的表(biao)格中查到。

还(hai)有一类电(dian)容(rong)(rong)结(jie)构(gou)，是把MOS晶体管源/漏短接作(zuo)为电(dian)容(rong)(rong)的(de)一个(ge)极板，而其栅作(zuo)为电(dian)容(rong)(rong)的(de)另一个(ge)极板，从(cong)而构(gou)成(cheng)一个(ge)电(dian)容(rong)(rong)，此(ci)类电(dian)容(rong)(rong)只要(yao)栅/源电(dian)压(ya)足以使(shi)其沟道产生反型层即可。由此(ci)也(ye)可看出此(ci)类电(dian)容(rong)(rong)的(de)电(dian)容(rong)(rong)值强烈依赖于(yu)栅/源电(dian)压(ya)，因此(ci)制约了这种结(jie)构(gou)的(de)使(shi)用。

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