辉达娱乐「游戏有保障,平台更省心」cmos,输入阻抗高

CMOS电(dian)路的输入阻抗(kang)高有利于并行连接多个器件？

信(xin)息(xi)来源(yuan)：本(ben)站　日(ri)期：2017-08-30　

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输入阻抗高(gao)

由于栅氧化(hua)膜(mo)与(yu)硅衬底绝缘，所以(yi)CMOS的(de)输(shu)(shu)入具(ju)有(you)十(shi)分高的(de)输(shu)(shu)入阻抗(kang)。实(shi)践的(de)CMOS器(qi)件中，输(shu)(shu)入级(ji)装备有(you)维护电路（维护二极管或维护MOS晶体(ti)管），这(zhei)些器(qi)件通常是反向偏置的(de)，所以(yi)具(ju)有(you)几十(shi)MQ以(yi)上的(de)输(shu)(shu)入阻抗(kang)。不沦怎(zen)样，与(yu)双极IC相比，具(ju)有(you)十(shi)分高的(de)输(shu)(shu)入阻抗(kang)。关于交流来说(shuo)，MOS晶体(ti)管的(de)栅极能够(gou)等效为平行板电容(rong)器(qi)的(de)电极，所以(yi)具(ju)有(you)几pF的(de)电容(rong)晕。图10.17示出它的(de)等效电路。

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如图10. 18所(suo)示，输(shu)入(ru)阻抗高(gao)有利于并(bing)行衔(xian)接(jie)多个器件（增加扇(shan)(shan)出）。双极(ji)器件串，扇(shan)(shan)出数经(jing)常(chang)遭到限制。而对手CMOS，假(jia)如只思索传输(shu)延迟时间，能够自在地衔(xian)接(jie)。这有助于削减(jian)逻(luo)辑电路的冗余(yu)度(du)／高(gao)效(xiao)率的设计。

另(ling)外，如图(tu)10.19所(suo)示，能够外接电(dian)(dian)(dian)容(rong)器(qi)或电(dian)(dian)(dian)阻(zu)(zu)，构成大经常数定(ding)时电(dian)(dian)(dian)路／延(yan)迟(chi)电(dian)(dian)(dian)路。这种状(zhuang)况下(xia)，不(bu)是(shi)运用(yong)大容(rong)量的(de)电(dian)(dian)(dian)容(rong)器(qi)，而(er)是(shi)调整电(dian)(dian)(dian)阻(zu)(zu)以到达(da)需(xu)求(qiu)的(de)经常数。经过(guo)CMOS的(de)输(shu)入(ru)电(dian)(dian)(dian)容(rong)和选择外接的(de)电(dian)(dian)(dian)阻(zu)(zu)值，能够构成简(jian)易的(de)定(ding)时电(dian)(dian)(dian)路／延(yan)迟(chi)电(dian)(dian)(dian)路。但是(shi)需(xu)求(qiu)留意(yi)迟(chi)缓(huan)的(de)输(shu)入(ru)信号存(cun)在有(you)潜在的(de)费事，这个问题后面还谈(tan)判(pan)论。

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