晶体管与CMOS逻辑的接口

CMOS电(dian)路的最末级，通常是用显现器(qi)显现，或(huo)者(zhe)介(jie)入(ru)继电(dian)器(qi)控制大电(dian)流，或(huo)者(zhe)向远处传送(song)信号等，很少没有(you)不借助晶体管的。

但是，在与这个晶体(ti)管(guan)接(jie)(jie)口时(shi)的(de)困难(nan)不(bu)测地多。例如，由于与晶体(ti)管(guan)的(de)基极连接(jie)(jie)的(de)电阻过(guo)于小，从CMOS引(yin)出过(guo)大电流；或者电阻过(guo)大，使晶体(ti)管(guan)无法驱动。

下面对各种场所与晶体管的接口作以说明。

(1)发射极接地NPN晶体管→CMOS：图l3.35(a)一(c)示出同～电源下，Vcc>VDD，Vcc

(2)射极跟随器NPN晶体管→CMOS：与(1)的情(qing)况相(xiang)反，在“L”电平常容易混入(ru)噪声，存在从“L”向“H”时容易产生延迟的缺陷(xian)。图13.36(a)一(c)示(shi)出接口例。

(3)发射(she)极接地PNP晶体管(guan)→CMOS：如图13. 37(a)所示，在降落时有(you)延迟(chi)，在“L”电平要留意噪(zao)声。

(4)射极跟随器PNP晶体管(guan)→CMOS:其例子(zi)示于图(tu)13. 37(b)。与(yu)(3)的情况相反(fan)，上升时(shi)产(chan)生延迟(chi)，“H”电平抗噪声才干弱。

(5)互补电路→CMOS：在(1)～(4)的电路中，当晶体管个CMOS的布线变长时，在“H”或者“L”电平，噪声容易混入，由于布线电容而增大延迟时间。由于这些缺陷，所以对布线的长度有限制。这种情况下，运用图13.38所示的互补电路使阻抗降落，关于改善噪声和延迟时间有效果。

(6) CMOS→NPN晶体管：CM0S的(de)(de)输出端由于(yu)负载过重而招致(zhi)电(dian)流缺乏，或(huo)者耐压缺乏的(de)(de)场所(suo)，需求(qiu)这种接口。

由(you)于经过(guo)CMOS的(de)(de)p沟FET流(liu)出的(de)(de)电(dian)(dian)流(liu)(IOH)变成晶体(ti)管的(de)(de)基极电(dian)(dian)流(liu)，所以能够驱动它的(de)(de)hfe的(de)(de)电(dian)(dian)流(liu)。进而在驱动大负载的(de)(de)场所，运用(yong)达(da)林(lin)顿晶体(ti)管。

图13. 39示出NPN晶体管驱动电路的例子。

(7) CMOS→PNP晶(jing)体管：图13. 40示出电路例。

(8) CMOS→互补电路：将CMOS电路的信号向远方传送的场所，如前所述，为了抗噪声、防止布线电容惹起的延迟，应该采用互补电路。其接口例子示于图13. 41。

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