mosfet驱动电路(lu)结构及自举升压(ya)结构双电压(ya)mosfet驱动电路(lu)解析-KIA MOS管
信息来(lai)源：本站(zhan) 日(ri)期：2018-12-20
mosfet驱动(dong),跟双极性(xing)晶(jing)体管相(xiang)比，一(yi)般认为(wei)使MOS管导通不需要(yao)(yao)电流，只要(yao)(yao)GS电压高(gao)于一(yi)定的值，就(jiu)可以了。这个很容易做到，但是(shi)，我们还需要(yao)(yao)速度。
在MOS管的结构中可以(yi)看到，在GS，GD之间(jian)存在寄生电容，而MOS管的驱动，实际上(shang)就是对(dui)电容的充(chong)放电。对(dui)电容的充(chong)电需要一个电流(liu)，因为对(dui)电容充(chong)电瞬(shun)间(jian)可以(yi)把电容看成(cheng)短(duan)(duan)路(lu)，所以(yi)瞬(shun)间(jian)电流(liu)会比(bi)较大(da)。选择/设(she)计(ji)MOS管驱动时第一要注意(yi)的是可提(ti)供瞬(shun)间(jian)短(duan)(duan)路(lu)电流(liu)的大(da)小。
第二注意的(de)(de)是，普遍用于(yu)高端驱(qu)(qu)动的(de)(de)NMOS，导通(tong)(tong)时需(xu)要(yao)(yao)是栅极(ji)电(dian)压(ya)(ya)大(da)于(yu)源(yuan)极(ji)电(dian)压(ya)(ya)。而高端驱(qu)(qu)动的(de)(de)MOS管导通(tong)(tong)时源(yuan)极(ji)电(dian)压(ya)(ya)与漏极(ji)电(dian)压(ya)(ya)（VCC）相同，所以这时 栅极(ji)电(dian)压(ya)(ya)要(yao)(yao)比(bi)VCC大(da)4V或10V。如果在同一个(ge)系统里，要(yao)(yao)得到比(bi)VCC大(da)的(de)(de)电(dian)压(ya)(ya)，就要(yao)(yao)专门(men)的(de)(de)升压(ya)(ya)电(dian)路(lu)了。很多马(ma)达驱(qu)(qu)动器都集成(cheng)了电(dian)荷泵(beng)，要(yao)(yao)注意的(de)(de)是应该 选择(ze)合适(shi)的(de)(de)外接电(dian)容，以得到足够的(de)(de)短路(lu)电(dian)流去驱(qu)(qu)动MOS管。
4V或10V是(shi)常用(yong)的(de)(de)MOS管(guan)的(de)(de)导(dao)通电压，设计时当然需(xu)要有(you)一定的(de)(de)余量(liang)。而且(qie)电压越高，导(dao)通速度越快(kuai)，导(dao)通电阻(zu)也越小(xiao)(xiao)。现(xian)在(zai)(zai)也有(you)导(dao)通电压更(geng)小(xiao)(xiao)的(de)(de)MOS管(guan)用(yong)在(zai)(zai)不(bu)同的(de)(de)领域里(li)，但在(zai)(zai)12V汽车电子系统里(li)，一般(ban)4V导(dao)通就够用(yong)了。
MOS管的驱(qu)动电路及其(qi)损失(shi)，可以参考Microchip公(gong)司(si)的AN799 Matching MOSFET Drivers to MOSFETs。
1.低压应用：当使(shi)用5V电(dian)源(yuan)，这(zhei)时(shi)(shi)候如果(guo)使(shi)用传统的图腾柱结构，由(you)于三极管(guan)的be有(you)0.7V左右的压降，导致实际最终加在(zai)gate上的电(dian)压只有(you)4.3V。这(zhei)时(shi)(shi)候，我们选用标称gate电(dian)压4.5V的MOS管(guan)就存(cun)在(zai)一定的风险。 同样(yang)的问题也发生(sheng)在(zai)使(shi)用3V或者其他(ta)低压电(dian)源(yuan)的场(chang)合(he)。
2.宽电(dian)(dian)(dian)压应用：输入电(dian)(dian)(dian)压并(bing)不是(shi)一个固定(ding)(ding)值，它会随着(zhe)时(shi)间或者其他(ta)因素而(er)变动。这(zhei)个变动导致(zhi)PWM电(dian)(dian)(dian)路提供给MOS管的驱动电(dian)(dian)(dian)压是(shi)不稳(wen)定(ding)(ding)的。为(wei)了让MOS管在(zai)高gate电压(ya)(ya)(ya)下安全，很(hen)多MOS管内置了稳压(ya)(ya)(ya)管强行限制gate电压(ya)(ya)(ya)的(de)(de)幅(fu)值。在(zai)这种情况下，当提供的(de)(de)驱动电压(ya)(ya)(ya)超过(guo)稳压(ya)(ya)(ya)管的(de)(de)电压(ya)(ya)(ya)，就会引起较大(da)的(de)(de)静态功耗。
同时(shi)(shi)，如(ru)果简单的(de)用电(dian)(dian)阻分压(ya)的(de)原理降低gate电(dian)(dian)压(ya)，就会出现(xian)输入电(dian)(dian)压(ya)比较高的(de)时(shi)(shi)候，MOS管工作良好，而(er)输入电(dian)(dian)压(ya)降低的(de)时(shi)(shi)候gate电(dian)(dian)压(ya)不(bu)足，引起导通(tong)不(bu)够彻底，从(cong)而(er)增加功耗(hao)。
3.双电(dian)压应用(yong)(yong)：在一些控制电(dian)路中，逻(luo)辑部分使(shi)用(yong)(yong)典型的5V或(huo)者3.3V数字电(dian)压，而功率部分使(shi)用(yong)(yong)12V甚至(zhi)更高的电(dian)压。两(liang)个电(dian)压采用(yong)(yong)共地(di)方式(shi)连接。这就提出一个要求(qiu)，需要使用一个电路，让低压(ya)侧能够有效(xiao)的控制(zhi)高压(ya)侧的MOS管，同时(shi)高压(ya)侧的MOS管也同样(yang)会面对(dui)1和2中提到的问题。
在(zai)这三种情况下，图(tu)腾柱结构(gou)无法满足(zu)输出要(yao)求，而(er)很(hen)多现成的MOS驱(qu)动IC，似乎也(ye)没有(you)包含gate电压(ya)限制(zhi)的结构(gou)。
一个相对通用的电路来满足这三种需求(qiu)。
电路图如下：
用于(yu)NMOS的驱动电路
用于POMS的驱动电路
这(zhei)里我(wo)只针对NMOS驱(qu)(qu)动电(dian)(dian)路做(zuo)一个(ge)简单分(fen)析(xi)：Vl和(he)Vh分(fen)别是(shi)低端和(he)高(gao)端的电(dian)(dian)源，两个(ge)电(dian)(dian)压(ya)可以是(shi)相同(tong)的，但是(shi)Vl不应该超过Vh。Q1和(he)Q2组成了一个(ge)反置的图腾(teng)柱，用来实(shi)现隔离(li)，同(tong)时确保(bao)两只驱(qu)(qu)动管Q3和(he)Q4不会同(tong)时导通。 R2和(he)R3提供了PWM电(dian)(dian)压(ya)基准，通过改变这(zhei)个(ge)基准，可以让电(dian)(dian)路工作在PWM信号波形比较陡直的位置。
Q3和Q4用来提(ti)供驱动电流(liu)，由(you)于(yu)导通(tong)的(de)(de)时候，Q3和Q4相(xiang)对Vh和GND最低都只有(you)一个(ge)Vce的(de)(de)压(ya)降，这个(ge)压(ya)降通(tong) 常只有(you)0.3V左右，大大低于(yu)0.7V的(de)(de)Vce。 R5和R6是反馈(kui)电阻，用于(yu)对gate电压(ya)进行采样，采样后的(de)(de)电压(ya)通(tong)过Q5对Q1和Q2的(de)(de)基极产生一个(ge)强烈(lie)的(de)(de)负反馈(kui)， 从而把gate电压(ya)限制(zhi)在一个(ge)有(you)限的(de)(de)数值(zhi)。这个(ge)数值(zhi)可以通(tong)过R5和R6来调节。
最后(hou)，R1提供了对Q3和Q4的(de)(de)基极(ji)电(dian)(dian)流限(xian)制，R4提供了对MOS管的(de)(de)gate电(dian)(dian)流限(xian)制，也就是Q3和Q4的(de)(de)Ice的(de)(de)限(xian) 制。必要的(de)(de)时候可以(yi)在R4上面并联加速电(dian)(dian)容。
这个电路提供了如下的特性：
1，用低端电压和PWM驱动高端MOS管。
2，用小幅度的PWM信号(hao)驱动高(gao)gate电压(ya)需(xu)求的MOS管。
3，gate电压的(de)峰(feng)值限制
4，输(shu)入和输(shu)出的电流限制
5，通过使(shi)用合适的(de)电(dian)阻(zu)，可以(yi)达到很低(di)的(de)功(gong)耗。
6，PWM信号反相。NMOS并不需要这个特性，可以通过前置一个反相器来(lai)解决。
在设(she)(she)计便(bian)携(xie)(xie)式设(she)(she)备和无(wu)线产(chan)品时，提高产(chan)品性能、延长电(dian)池工(gong)作时间是设(she)(she)计人员(yuan)需要面(mian)对的(de)两个问(wen)题。DC-DC转换器具(ju)有(you)效(xiao)率高、输(shu)出电(dian)流(liu)大、静(jing)态电(dian)流(liu)小等优点，非常适(shi)用(yong)于为便(bian)携(xie)(xie)式设(she)(she)备供电(dian)。目前DC-DC转换器设(she)(she)计技(ji)术(shu)发展(zhan)主要趋势有(you)：
(1)高(gao)频(pin)(pin)(pin)化(hua)技术(shu)：随着(zhe)开(kai)关(guan)(guan)频(pin)(pin)(pin)率的提(ti)高(gao)，开(kai)关(guan)(guan)变(bian)换器(qi)的体(ti)积(ji)也(ye)随之减小，功率密度(du)也(ye)得(de)到大幅提(ti)升，动(dong)态(tai)响应得(de)到改善(shan)。小功率DC-DC转换器(qi)的开(kai)关(guan)(guan)频(pin)(pin)(pin)率将上(shang)升到兆赫级。
(2)低输(shu)出电压(ya)(ya)技(ji)术：随着半导体制(zhi)造(zao)技(ji)术的(de)不断(duan)发展，微(wei)处理(li)器和便(bian)携式(shi)电子设(she)备的(de)工作电压(ya)(ya)越来越低，这就要(yao)求未来的(de)DC-DC变换器能(neng)够提供低输(shu)出电压(ya)(ya)以(yi)适(shi)应微(wei)处理(li)器和便(bian)携式(shi)电子设(she)备的(de)要(yao)求，这些技(ji)术的(de)发展对电源芯片电路的(de)设(she)计提出了更高(gao)的(de)要(yao)求。
首先，随着开(kai)(kai)(kai)关(guan)频率的(de)不(bu)断提(ti)高(gao)(gao)，对于(yu)开(kai)(kai)(kai)关(guan)元件(jian)的(de)性能提(ti)出(chu)了(le)很高(gao)(gao)的(de)要求，同时必须具有相应的(de)开(kai)(kai)(kai)关(guan)元件(jian)驱动电路以保证开(kai)(kai)(kai)关(guan)元件(jian)在高(gao)(gao)达兆赫级的(de)开(kai)(kai)(kai)关(guan)频率下(xia)正常工(gong)作。其(qi)次，对于(yu)电池供电的(de)便携式(shi)电子设备来说，电路的(de)工(gong)作电压(ya)低(以锂(li)电池为(wei)例，工(gong)作电压(ya)2.5～3.6V)，因此，电源(yuan)芯片的(de)工(gong)作电压(ya)较低。
MOS管(guan)具(ju)有很低(di)的(de)导(dao)通电(dian)阻，消(xiao)耗能量较低(di)，在目前流行的(de)高效DC-DC芯(xin)片中多采用MOS管(guan)作为(wei)功率开(kai)关(guan)。但是由于MOS管(guan)的(de)寄生电(dian)容大，一般情况下NMOS开(kai)关(guan)管(guan)的(de)栅极电(dian)容高达几十皮法。这对于设(she)计高工作频(pin)率DC-DC转 换器开(kai)关(guan)管(guan)驱动电(dian)路的(de)设(she)计提出了更高的(de)要求。
在(zai)(zai)(zai)低电(dian)压(ya)ULSI设(she)(she)计(ji)中有多种CMOS、BiCMOS采(cai)用自(zi)举升压(ya)结构的(de)逻辑电(dian)路(lu)和(he)作(zuo)为(wei)大容性负载(zai)(zai)的(de)驱动(dong)(dong)电(dian)路(lu)。这些电(dian)路(lu)能够在(zai)(zai)(zai)低于(yu)1V电(dian)压(ya)供电(dian)条件(jian)下(xia)正(zheng)常工作(zuo)，并且能够在(zai)(zai)(zai)负载(zai)(zai)电(dian)容1～2pF的(de)条件(jian)下(xia)工作(zuo)频率能够达(da)到(dao)几十兆甚至上百兆赫兹。本(ben)文正(zheng)是采(cai)用了(le)自(zi)举升压(ya)电(dian)路(lu)，设(she)(she)计(ji)了(le)一种具有大负载(zai)(zai)电(dian)容驱动(dong)(dong)能力的(de)，适合于(yu)低电(dian)压(ya)、高开关频率升压(ya)型DC-DC转(zhuan)换器的(de)驱动(dong)(dong)电(dian)路(lu)。电(dian)路(lu)基于(yu)Samsung AHP615 BiCMOS工艺设(she)(she)计(ji)并经过(guo)Hspice仿真验(yan)证，在(zai)(zai)(zai)供电(dian)电(dian)压(ya)1.5V ，负载(zai)(zai) 电(dian)容为(wei)60pF时(shi)，工作(zuo)频率能够达(da)到(dao)5MHz以上。
自举升(sheng)压(ya)电路的原(yuan)(yuan)理(li)图如图1所(suo)示。所(suo)谓的自举升(sheng)压(ya)原(yuan)(yuan)理(li)就是，在输(shu)入(ru)端IN输(shu)入(ru)一个方波(bo)信(xin)号(hao)，利(li)用(yong)电容Cboot将A点电压(ya)抬升(sheng)至高于VDD的电平，这(zhei)样就可(ke)以在B端输(shu)出一个与输(shu)入(ru)信(xin)号(hao)反相，且(qie)高电平高于VDD的方波(bo)信(xin)号(hao)。具体(ti)工(gong)作(zuo)原(yuan)(yuan)理(li)如下：
自(zi)举升压电路(lu)原(yuan)理图
当VIN为高(gao)电(dian)平(ping)时，NMOS管(guan)N1导(dao)通，PMOS管(guan)P1截止，C点(dian)电(dian)位(wei)为低(di)电(dian)平(ping)。同(tong)时N2导(dao)通，P2的栅(zha)极电(dian)位(wei) 为低(di)电(dian)平(ping)，则P2导(dao)通。这(zhei)就使得此(ci)时A点(dian)电(dian)位(wei)约为VDD，电(dian)容Cboot两端(duan)电(dian)压UC≈VDD。由于N3导(dao)通，P4截止，所以B点(dian)的电(dian)位(wei)为低(di)电(dian)平(ping)。这(zhei)段时间(jian)称(cheng)为预充电(dian)周期(qi)。
当VIN变为低电(dian)平时(shi)，NMOS管N1截(jie)止，PMOS管P1导(dao)通，C点(dian)(dian)电(dian)位(wei)为高(gao)电(dian)平，约为VDD。同时(shi)N2、N3截(jie)止，P3导(dao)通。这使得(de)P2的栅极(ji)电(dian)位(wei)升高(gao)，P2截(jie)止。此时(shi)A点(dian)(dian)电(dian)位(wei)等于(yu)C点(dian)(dian)电(dian)位(wei)加上电(dian)容Cboot 两端电(dian)压(ya)(ya)，约为2VDD。而且(qie)P4导(dao)通，因此B点(dian)(dian)输(shu)出高(gao)电(dian)平，且(qie)高(gao)于(yu)VDD。这段时(shi)间称(cheng)为自(zi)举升压(ya)(ya)周期。
输入端IN电路与A、B两点电位关
实际上，B点电位(wei)与负载电容和电容Cboot的大小有关，可(ke)以(yi)根据设计(ji)需(xu)要调整。具体关系(xi)将在(zai)介绍电路具体设计(ji)时详细(xi)讨论。在(zai)图2中给出(chu)了输入端IN电位(wei)与A、B两点电位(wei)关系(xi)的示意图。
图中(zhong)给出了驱(qu)动(dong)电(dian)路的(de)电(dian)路图。驱(qu)动(dong)电(dian)路采用Totem输出结构设(she)计，上拉驱(qu)动(dong)管(guan)为(wei)NMOS管(guan)N4、晶体管(guan)Q1和PMOS管(guan)P5。下拉驱(qu)动(dong)管(guan)为(wei)NMOS管(guan)N5。图中(zhong)CL为(wei)负(fu)载电(dian)容(rong)，Cpar为(wei)B点的(de)寄(ji)生电(dian)容(rong)。虚(xu)线框内的(de)电(dian)路为(wei)自举(ju)升压电(dian)路。
驱动电路原理(li)图
本驱(qu)动(dong)电(dian)(dian)(dian)路的设计(ji)思想是，利用自举升压结构将上拉驱(qu)动(dong)管(guan)(guan)N4的栅极(B点)电(dian)(dian)(dian)位抬升，使得(de)UB>VDD+VTH ，则NMOS管(guan)(guan)N4工作(zuo)在线性(xing)区，使得(de)VDSN4 大(da)大(da)减(jian)小，最(zui)终可以实现驱(qu)动(dong)输(shu)出高(gao)电(dian)(dian)(dian)平(ping)达到VDD。而在输(shu)出低电(dian)(dian)(dian)平(ping)时(shi)，下拉驱(qu)动(dong)管(guan)(guan)本身(shen)就工作(zuo)在线性(xing)区，可以保证(zheng)输(shu)出低电(dian)(dian)(dian)平(ping)位GND。因此(ci)无(wu)需增加自举电(dian)(dian)(dian)路也能达到设计(ji)要(yao)求。
考虑到(dao)此驱(qu)动电(dian)(dian)(dian)(dian)路(lu)应(ying)用于升压型DC-DC转换器的开关管(guan)驱(qu)动，负载电(dian)(dian)(dian)(dian)容CL很(hen)大，一般能(neng)(neng)达到(dao)几十皮法(fa)，还需(xu)要进一步增(zeng)加输(shu)出电(dian)(dian)(dian)(dian)流能(neng)(neng)力，因此增(zeng)加了晶体管(guan)Q1作(zuo)为(wei)上拉驱(qu)动管(guan)。这(zhei)样在输(shu)入端由高电(dian)(dian)(dian)(dian)平(ping)变为(wei)低(di)电(dian)(dian)(dian)(dian)平(ping)时，Q1导(dao)通，由N4、Q1同(tong)时提(ti)供电(dian)(dian)(dian)(dian)流，OUT端电(dian)(dian)(dian)(dian)位(wei)(wei)迅速上升，当OUT端电(dian)(dian)(dian)(dian)位(wei)(wei)上升到(dao)VDD-VBE时，Q1截止，N4继(ji)续提(ti)供电(dian)(dian)(dian)(dian)流对(dui)负载电(dian)(dian)(dian)(dian)容充电(dian)(dian)(dian)(dian)，直到(dao)OUT端电(dian)(dian)(dian)(dian)压达到(dao)VDD。
驱动(dong)电(dian)路传输特性瞬态响应
在(zai)OUT端(duan)(duan)(duan)为高(gao)电(dian)(dian)平期间，A点(dian)电(dian)(dian)位会(hui)由于(yu)电(dian)(dian)容(rong)Cboot 上(shang)的(de)(de)(de)电(dian)(dian)荷泄漏等(deng)原因而下降。这(zhei)(zhei)会(hui)使得B点(dian)电(dian)(dian)位下降，N4 的(de)(de)(de)导通性下降。同时由于(yu)同样的(de)(de)(de)原因，OUT端(duan)(duan)(duan)电(dian)(dian)位也(ye)会(hui)有所下降，使输出高(gao)电(dian)(dian)平不能保持(chi)在(zai)VDD。为了(le)防止这(zhei)(zhei)种现(xian)象的(de)(de)(de)出现(xian)，又(you)增加(jia)了(le)PMOS管P5作(zuo)为上(shang)拉驱动管，用来补(bu)充(chong)OUT端(duan)(duan)(duan)CL的(de)(de)(de)泄漏电(dian)(dian)荷，维持(chi)OUT端(duan)(duan)(duan)在(zai)整个(ge)导通周(zhou)期内(nei)为高(gao)电(dian)(dian)平。
驱动(dong)电(dian)路(lu)的(de)传(chuan)输(shu)特(te)性瞬态(tai)(tai)响(xiang)(xiang)应(ying)在图4中给出。其中(a)为(wei)(wei)上(shang)(shang)升(sheng)沿瞬态(tai)(tai)响(xiang)(xiang)应(ying)，(b)为(wei)(wei)下降(jiang)沿瞬态(tai)(tai)响(xiang)(xiang)应(ying)。从图4中可以看出，驱动(dong)电(dian)路(lu)上(shang)(shang)升(sheng)沿明显(xian)分为(wei)(wei)了三个部分，分别对应(ying)三个上(shang)(shang)拉驱动(dong)管(guan)起(qi)主导作(zuo)用的(de)时期(qi)。1阶段(duan)为(wei)(wei)Q1、N4共同作(zuo)用，输(shu)出电(dian)压(ya)迅速抬升(sheng)，2阶段(duan)为(wei)(wei)N4起(qi)主导作(zuo)，使输(shu)出电(dian)平达到VDD，3阶段(duan)为(wei)(wei)P5起(qi)主导作(zuo)用，维持输(shu)出高电(dian)平为(wei)(wei)VDD。而(er)且还可以缩短上(shang)(shang)升(sheng)时间，下降(jiang)时间满足工作(zuo)频率在兆赫(he)兹级以上(shang)(shang)的(de)要求(qiu)。
功率MOSFET属于(yu)电(dian)(dian)压(ya)型控制(zhi)器件，只要栅极(ji)(ji)和源极(ji)(ji)之间施(shi)加(jia)的电(dian)(dian)压(ya)超过其阀值电(dian)(dian)压(ya)就会导通(tong)。由于(yu)MOSFET存在结电(dian)(dian)容，关断(duan)时其漏源两端电(dian)(dian)压(ya)的突然(ran) 上(shang)升将会通(tong)过结电(dian)(dian)容在栅源两端产(chan)(chan)生干扰(rao)电(dian)(dian)压(ya)。常用的互补驱(qu)(qu)动电(dian)(dian)路(lu)(lu)(lu)的关断(duan)回路(lu)(lu)(lu)阻抗小，关断(duan)速度较(jiao)快，但它(ta)不能提供负压(ya)，故抗干扰(rao)性(xing)(xing)较(jiao)差。为了(le)提高电(dian)(dian)路(lu)(lu)(lu)的抗干 扰(rao)性(xing)(xing)，可在此种驱(qu)(qu)动电(dian)(dian)路(lu)(lu)(lu)的基础(chu)上(shang)增加(jia)一级有(you)V1、V2、R组成的电(dian)(dian)路(lu)(lu)(lu)，产(chan)(chan)生一个(ge)负压(ya)，电(dian)(dian)路(lu)(lu)(lu)原理图如下(xia)图所示。
提供负(fu)压的互(hu)补电路
当(dang)V1导(dao)(dao)(dao)通(tong)(tong)(tong)(tong)时(shi)，V2关(guan)(guan)(guan)(guan)(guan)断(duan)(duan)，两(liang)个(ge)MOSFET中(zhong)的(de)(de)(de)上(shang)(shang)管(guan)(guan)的(de)(de)(de)栅(zha)(zha)、源极(ji)放(fang)电，下管(guan)(guan)的(de)(de)(de)栅(zha)(zha)、源极(ji)充电，即上(shang)(shang)管(guan)(guan)关(guan)(guan)(guan)(guan)(guan)断(duan)(duan)，下管(guan)(guan)导(dao)(dao)(dao)通(tong)(tong)(tong)(tong)，则被驱动(dong)的(de)(de)(de)功率(lv)管(guan)(guan)关(guan)(guan)(guan)(guan)(guan)断(duan)(duan)；反之V1关(guan)(guan)(guan)(guan)(guan)断(duan)(duan) 时(shi)，V2导(dao)(dao)(dao)通(tong)(tong)(tong)(tong)，上(shang)(shang)管(guan)(guan)导(dao)(dao)(dao)通(tong)(tong)(tong)(tong)，下管(guan)(guan)关(guan)(guan)(guan)(guan)(guan)断(duan)(duan)，使驱动(dong)的(de)(de)(de)管(guan)(guan)子导(dao)(dao)(dao)通(tong)(tong)(tong)(tong)。因(yin)为上(shang)(shang)下两(liang)个(ge)管(guan)(guan)子的(de)(de)(de)栅(zha)(zha)、源极(ji)通(tong)(tong)(tong)(tong)过(guo)不同的(de)(de)(de)回路充放(fang)电，包(bao)含有V2的(de)(de)(de)回路，由于(yu)V2会(hui)不断(duan)(duan)退出(chu)饱和直(zhi)至(zhi) 关(guan)(guan)(guan)(guan)(guan)断(duan)(duan)，所以(yi)对(dui)于(yu)S1而(er)言(yan)(yan)导(dao)(dao)(dao)通(tong)(tong)(tong)(tong)比(bi)关(guan)(guan)(guan)(guan)(guan)断(duan)(duan)要慢，对(dui)于(yu)S2而(er)言(yan)(yan)导(dao)(dao)(dao)通(tong)(tong)(tong)(tong)比(bi)关(guan)(guan)(guan)(guan)(guan)断(duan)(duan)要快，所以(yi)两(liang)管(guan)(guan)发热(re)程度也不完全一(yi)样，S1比(bi)S2发热(re)严重。
该驱动电路的(de)缺点是需要双电源，且由(you)于(yu)R的(de)取(qu)值不能过(guo)大，否则(ze)会(hui)(hui)使V1深度饱和，影响关断速(su)度，所以R上会(hui)(hui)有(you)一定(ding)的(de)损耗。
（1）正激式(shi)驱(qu)(qu)动(dong)电(dian)路。电(dian)路原理如下图（a）所示，N3为(wei)去磁绕(rao)组，S2为(wei)所驱(qu)(qu)动(dong)的(de)功(gong)率(lv)管。R2为(wei)防(fang)止(zhi)功(gong)率(lv)管栅极、源极端电(dian)压振荡的(de)一(yi)个(ge)阻尼电(dian)阻。因不要求漏感较(jiao)小(xiao)，且从(cong)速(su)度(du)方面考虑(lv)，一(yi)般R2较(jiao)小(xiao)，故在分析中忽(hu)略不计。
正(zheng)激驱动电路
其等效电(dian)(dian)(dian)路(lu)(lu)图(tu)如(ru)下图(tu)（b）所示脉冲(chong)不要求的(de)(de)副边并(bing)联一电(dian)(dian)(dian)阻(zu)R1，它做为正(zheng)激变换器的(de)(de)假负(fu)载，用于消除关(guan)断(duan)期(qi)间(jian)输出(chu)电(dian)(dian)(dian)压发生(sheng)振荡而误导通。同时它还可(ke) 以(yi)作为功(gong)率(lv)MOSFET关(guan)断(duan)时的(de)(de)能量泄放回路(lu)(lu)。该(gai)驱动(dong)电(dian)(dian)(dian)路(lu)(lu)的(de)(de)导通速度(du)(du)主(zhu)要与被驱动(dong)的(de)(de)S2栅极、源极等效输入电(dian)(dian)(dian)容的(de)(de)大(da)(da)小(xiao)(xiao)、S1的(de)(de)驱动(dong)信号的(de)(de)速度(du)(du)以(yi)及S1所能 提(ti)供(gong)的(de)(de)电(dian)(dian)(dian)流大(da)(da)小(xiao)(xiao)有关(guan)。由(you)仿真及分(fen)析可(ke)知，占空比(bi)D越(yue)小(xiao)(xiao)、R1越(yue)大(da)(da)、L越(yue)大(da)(da)，磁化电(dian)(dian)(dian)流越(yue)小(xiao)(xiao)，U1值越(yue)小(xiao)(xiao)，关(guan)断(duan)速度(du)(du)越(yue)慢。该(gai)电(dian)(dian)(dian)路(lu)(lu)具有以(yi)下优(you)点(dian)：
①电路结(jie)构简单(dan)可(ke)靠，实现了隔离驱(qu)动。
②只需单电源即(ji)可提供导通时的(de)正、关断时负压(ya)。
③占(zhan)空比(bi)固定时，通过合理的参数设计(ji)，此驱动电路也具有较快(kuai)的开关(guan)速度(du)。
该电(dian)路存在(zai)的缺点：一是由于隔离(li)变(bian)压(ya)器副边需要噎嗝假负(fu)载防振荡，故电(dian)路损耗较(jiao)大(da)；二是当占(zhan)空(kong)比变(bian)化时关断速度变(bian)化较(jiao)大(da)。脉宽较(jiao)窄时，由于是储(chu)存的能量(liang)减(jian)少导致MOSFET栅极的关断速度变(bian)慢。
（2）有隔(ge)离变压器的(de)互补驱动电路。如下图所示(shi)，V1、V2为互补工作(zuo)，电容C起隔(ge)离直流的(de)作(zuo)用，T1为高频、高磁(ci)率(lv)的(de)磁(ci)环或磁(ci)罐。
隔离变压器(qi)的互补驱动(dong)电路(lu)
导通时(shi)(shi)隔离(li)变压(ya)器上的电压(ya)为（1-D）Ui、关断(duan)时(shi)(shi)为D Ui，若主(zhu)功(gong)率管S可(ke)靠导通电压(ya)为12V，而隔离(li)变压(ya)器原副边匝比(bi)N1/N2为12/[（1-D）Ui]。为保证导通期(qi)间GS电压(ya)稳定(ding)C值(zhi)可(ke)稍(shao)取大些。该(gai)电路具有(you)以下优(you)点：
①电路结构(gou)简单可靠，具有电气隔离(li)作(zuo)用。当(dang)脉宽变化时(shi)，驱动的关断能力不会随着变化。
②该电路(lu)只需一(yi)个(ge)电源(yuan)，即为(wei)单电源(yuan)工(gong)作。隔直电容C的(de)作用可以在关断(duan)所驱动的(de)管(guan)子时提供一(yi)个(ge)负压，从而加速(su)了功(gong)率管(guan)的(de)关断(duan)，且有较高的(de)抗干(gan)扰能力。
但该(gai)电(dian)(dian)(dian)(dian)路存在的一个较(jiao)大(da)缺点是输出电(dian)(dian)(dian)(dian)压(ya)(ya)的幅(fu)值(zhi)会(hui)随(sui)着占空比(bi)的变化(hua)而变化(hua)。当(dang)D较(jiao)小(xiao)时，负向(xiang)电(dian)(dian)(dian)(dian)压(ya)(ya)小(xiao)，该(gai)电(dian)(dian)(dian)(dian)路的抗(kang)干扰性变差，且正向(xiang)电(dian)(dian)(dian)(dian)压(ya)(ya)较(jiao)高(gao)，应(ying)(ying)该(gai)注意使其 幅(fu)值(zhi)不(bu)超过(guo)MOSFET栅极的允许电(dian)(dian)(dian)(dian)压(ya)(ya)。当(dang)D大(da)于0.5时驱动电(dian)(dian)(dian)(dian)压(ya)(ya)正向(xiang)电(dian)(dian)(dian)(dian)压(ya)(ya)小(xiao)于其负向(xiang)电(dian)(dian)(dian)(dian)压(ya)(ya)，此时应(ying)(ying)该(gai)注意使其负电(dian)(dian)(dian)(dian)压(ya)(ya)值(zhi)不(bu)超过(guo)MOAFET栅极允许电(dian)(dian)(dian)(dian)压(ya)(ya)。所(suo) 以该(gai)电(dian)(dian)(dian)(dian)路比(bi)较(jiao)适用于占空比(bi)固定或占空比(bi)变化(hua)范围不(bu)大(da)以及占空比(bi)小(xiao)于0.5的场合。
（3）集成(cheng)芯片UC3724/3725构(gou)成(cheng)的驱动电路
电路构成如下(xia)图(tu)所示。其中UC3724用来(lai)产生高(gao)频载波信(xin)号，载波频率(lv)由电容CT和(he)电阻RT决定。一(yi)般(ban)(ban)载波频率(lv)小于600kHz，4脚(jiao)(jiao)(jiao)和(he)6脚(jiao)(jiao)(jiao)两端产生 高(gao)频调制(zhi)波，经(jing)高(gao)频小磁环变(bian)压(ya)器隔离(li)后送到UC3725芯片7、8两脚(jiao)(jiao)(jiao)经(jing)UC3725进行调制(zhi)后得到驱(qu)动信(xin)号，UC3725内部(bu)有一(yi)肖特基(ji)整流桥同时将(jiang) 7、8脚(jiao)(jiao)(jiao)的(de)高(gao)频调制(zhi)波整流成一(yi)直流电压(ya)供驱(qu)动所需(xu)功率(lv)。一(yi)般(ban)(ban)来(lai)说载波频率(lv)越高(gao)驱(qu)动延时越小，但太高(gao)抗干(gan)扰(rao)变(bian)差(cha)；
隔离(li)变压器磁(ci)(ci)化电感越(yue)(yue)大(da)磁(ci)(ci)化电流越(yue)(yue) 小，UC3724发(fa)热(re)越(yue)(yue)少，但太大(da)使匝数增多(duo)导(dao)致寄生参数影响(xiang)变大(da)，同样(yang)会使抗干扰能力降低。根据(ju)实验数据(ju)得出：对于开关(guan)频率小于100kHz的信号一般 取（400～500）kHz载波频率较(jiao)好，变压器选用较(jiao)高磁(ci)(ci)导(dao)如5K、7K等(deng)高频环形磁(ci)(ci)芯，其(qi)原边磁(ci)(ci)化电感小于约(yue)1毫亨(heng)左右为好。
这(zhei)种驱(qu)动电路(lu)仅(jin)适合(he)于(yu)信(xin) 号(hao)频(pin)率(lv)(lv)(lv)小(xiao)于(yu)100kHz的场合(he)，因信(xin)号(hao)频(pin)率(lv)(lv)(lv)相对载波(bo)频(pin)率(lv)(lv)(lv)太高(gao)的话，相对延时太多，且所(suo)需驱(qu)动功率(lv)(lv)(lv)增(zeng)大，UC3724和UC3725芯片发热温(wen)升较高(gao)，故 100kHz以上开关(guan)(guan)频(pin)率(lv)(lv)(lv)仅(jin)对较小(xiao)极(ji)电容的MOSFET才可以。对于(yu)1kVA左右(you)开关(guan)(guan)频(pin)率(lv)(lv)(lv)小(xiao)于(yu)100kHz的场合(he)，它(ta)是一种良好的驱(qu)动电路(lu)。该电路(lu)具有以 下特点(dian)：单电源(yuan)工作，控制信(xin)号(hao)与驱(qu)动实现(xian)隔(ge)离，结构简单尺寸较小(xiao)，尤其适用于(yu)占空比变化不确(que)定或信(xin)号(hao)频(pin)率(lv)(lv)(lv)也变化的场合(he)。
集成(cheng)芯片UC3724/UC3725构成(cheng)的驱动电路
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