晶体管与CMOS逻辑的接口

CMOS电(dian)路(lu)的最(zui)末级，通常(chang)是(shi)用(yong)显(xian)现器显(xian)现，或(huo)者(zhe)介入继电(dian)器控(kong)制大(da)电(dian)流，或(huo)者(zhe)向远(yuan)处传送信(xin)号等，很少没有不借助晶体管的。

但是，在与(yu)这个晶(jing)(jing)体(ti)管(guan)接(jie)口(kou)时的(de)(de)困难(nan)不测(ce)地(di)多。例(li)如(ru)，由于(yu)与(yu)晶(jing)(jing)体(ti)管(guan)的(de)(de)基极连接(jie)的(de)(de)电阻(zu)过于(yu)小，从CMOS引(yin)出(chu)过大(da)电流；或者(zhe)电阻(zu)过大(da)，使晶(jing)(jing)体(ti)管(guan)无法驱动。

下面对各种场所与晶体管的接口作以说明。

(1)发射极接地NPN晶体管→CMOS：图l3.35(a)一(c)示出同～电源下，Vcc>VDD，Vcc

(2)射(she)极跟(gen)随器(qi)NPN晶(jing)体管→CMOS：与(1)的(de)情况相反(fan)，在“L”电(dian)平常容(rong)易混入噪声，存在从“L”向“H”时(shi)容(rong)易产生延迟的(de)缺陷(xian)。图13.36(a)一(c)示出(chu)接口例。

(3)发射极接地(di)PNP晶体管→CMOS：如图(tu)13. 37(a)所示，在降(jiang)落时有延迟，在“L”电平要留意(yi)噪声。

(4)射极跟随器PNP晶体管(guan)→CMOS:其例子示于图(tu)13. 37(b)。与(3)的情(qing)况(kuang)相反，上升(sheng)时产生延迟，“H”电平抗噪声才干(gan)弱。

(5)互补电路→CMOS：在(1)～(4)的电路中，当晶体管个CMOS的布线变长时，在“H”或者“L”电平，噪声容易混入，由于布线电容而增大延迟时间。由于这些缺陷，所以对布线的长度有限制。这种情况下，运用图13.38所示的互补电路使阻抗降落，关于改善噪声和延迟时间有效果。

(6) CMOS→NPN晶体管：CM0S的(de)输出(chu)端(duan)由于(yu)负载过重而招致电流缺乏，或者(zhe)耐(nai)压缺乏的(de)场所，需求这种接口。

由(you)于经过CMOS的(de)p沟FET流(liu)(liu)(liu)出的(de)电流(liu)(liu)(liu)(IOH)变成晶(jing)体管的(de)基极电流(liu)(liu)(liu)，所以能够驱动它的(de)hfe的(de)电流(liu)(liu)(liu)。进(jin)而在(zai)驱动大(da)负载的(de)场所，运用达林(lin)顿晶(jing)体管。

图13. 39示出NPN晶体管驱动电路的例子。

(7) CMOS→PNP晶体管：图(tu)13. 40示出(chu)电(dian)路例。

(8) CMOS→互补电路：将CMOS电路的信号向远方传送的场所，如前所述，为了抗噪声、防止布线电容惹起的延迟，应该采用互补电路。其接口例子示于图13. 41。

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