MOS管栅(zha)(zha)极(ji)(ji)-MOS管栅(zha)(zha)极(ji)(ji)驱动(dong)电(dian)阻如何设计(ji)与栅(zha)(zha)极(ji)(ji)检测-KIA MOS管
信(xin)息来源：本站 日(ri)期：2018-12-06
由金(jin)属细(xi)丝(si)组成的(de)筛(shai)网状或(huo)螺(luo)旋状电(dian)(dian)极(ji)。多极(ji)电(dian)(dian)子(zi)管中排(pai)列在(zai)阳极(ji)和(he)阴极(ji)之间的(de)一个或(huo)多个具有(you)细(xi)丝(si)网或(huo)螺(luo)旋线形状的(de)电(dian)(dian)极(ji)，起控(kong)制阴极(ji)表面电(dian)(dian)场(chang)强(qiang)度从(cong)而改变阴极(ji)发射电(dian)(dian)子(zi)或(huo)捕获二(er)次放射电(dian)(dian)子(zi)的(de)作(zuo)用。
场效(xiao)应管根据三(san)极(ji)管的(de)(de)原(yuan)理(li)开发出的(de)(de)新一代(dai)放大元(yuan)件(jian)(jian)，有3个极(ji)性，栅(zha)极(ji)，漏极(ji)，源极(ji)，它的(de)(de)特点(dian)是栅(zha)极(ji)的(de)(de)内(nei)阻极(ji)高(gao)，采用二氧(yang)化硅材料的(de)(de)可以(yi)达到几百兆欧，属于电压(ya)控制型(xing)器件(jian)(jian)。场效(xiao)应晶(jing)体(ti)管（FieldEffectTransistor缩写(FET)）简(jian)称场效(xiao)应管。由多数(shu)载流子参与导电，也称为单(dan)极(ji)型(xing)晶(jing)体(ti)管。它属于电压(ya)控制型(xing)半(ban)导体(ti)器件(jian)(jian)。
MOS管的等(deng)效(xiao)电路模(mo)型及寄生参数如图(tu)1所示。图(tu)1中各部分的物(wu)理意义(yi)为：
（1）LG和LG代(dai)表(biao)封装端到(dao)实际(ji)的栅(zha)极线(xian)路的电感和电阻。
（2）C1代表从栅极到源端N+间(jian)的电容(rong)，它的值(zhi)是由结构(gou)所固定的。
（3）C2+C4代表(biao)从栅极(ji)(ji)到源极(ji)(ji)P区间(jian)的(de)(de)电(dian)(dian)容(rong)(rong)。C2是电(dian)(dian)介质电(dian)(dian)容(rong)(rong)，共值(zhi)是固定的(de)(de)。而C4是由源极(ji)(ji)到漏极(ji)(ji)的(de)(de)耗尽区的(de)(de)大(da)小(xiao)决定，并随栅极(ji)(ji)电(dian)(dian)压(ya)的(de)(de)大(da)小(xiao)而改变。当栅极(ji)(ji)电(dian)(dian)压(ya)从0升到开启电(dian)(dian)压(ya)UGS（th）时，C4使整个(ge)栅源电(dian)(dian)容(rong)(rong)增(zeng)加10%～15%。
（4）C3+C5是由(you)一(yi)个(ge)固定大小的(de)电(dian)介质电(dian)容(rong)和一(yi)个(ge)可变(bian)(bian)电(dian)容(rong)构成，当(dang)漏极电(dian)压改变(bian)(bian)极性时，其可变(bian)(bian)电(dian)容(rong)值变(bian)(bian)得相当(dang)大。
（5）C6是随漏(lou)极电压变(bian)换的漏(lou)源(yuan)电容。
MOS管(guan)输入电(dian)(dian)(dian)(dian)容(rong)（Ciss）、跨(kua)接电(dian)(dian)(dian)(dian)容(rong)（Crss）、输出电(dian)(dian)(dian)(dian)容(rong)（Coss）和栅源电(dian)(dian)(dian)(dian)容(rong)、栅漏(lou)电(dian)(dian)(dian)(dian)容(rong)、漏(lou)源电(dian)(dian)(dian)(dian)容(rong)间的关(guan)系如下：
开关(guan)管的(de)(de)(de)开关(guan)模式电(dian)路如图2所示，二(er)极(ji)(ji)管可(ke)是外接的(de)(de)(de)或MOS管固有的(de)(de)(de)。开关(guan)管在开通时(shi)(shi)的(de)(de)(de)二(er)极(ji)(ji)管电(dian)压(ya)、电(dian)流波形如图3所示。在图3的(de)(de)(de)阶(jie)段1开关(guan)管关(guan)断，开关(guan)电(dian)流为零，此时(shi)(shi)二(er)极(ji)(ji)管电(dian)流和电(dian)感电(dian)流相等(deng)；在阶(jie)段2开关(guan)导通，开关(guan)电(dian)流上升，同时(shi)(shi)二(er)极(ji)(ji)管电(dian)流下(xia)降。开关(guan)电(dian)流上升的(de)(de)(de)斜(xie)(xie)率(lv)和二(er)极(ji)(ji)管电(dian)流下(xia)降的(de)(de)(de)斜(xie)(xie)率(lv)的(de)(de)(de)绝(jue)对值相同，符号相反；
在阶段3开关电流继(ji)续上升(sheng)，二(er)极(ji)(ji)管电流继(ji)续下(xia)降(jiang)，并(bing)且二(er)极(ji)(ji)管电流符号改变，由正转到负；在阶段4，二(er)极(ji)(ji)管从负的(de)反向(xiang)最大电流IRRM开始减小，它们斜(xie)率(lv)的(de)绝对(dui)值相等；在阶段5开关管完全(quan)开通(tong)，二(er)极(ji)(ji)管的(de)反向(xiang)恢复完成，开关管电流等于电感电流。
图4是存(cun)(cun)(cun)储(chu)电(dian)荷高或(huo)低的(de)(de)两(liang)种(zhong)二(er)极管电(dian)流(liu)、电(dian)压(ya)波形。从(cong)图中可以看出存(cun)(cun)(cun)储(chu)电(dian)荷少时(shi)，反(fan)向电(dian)压(ya)的(de)(de)斜率大，并且会(hui)产生(sheng)有害的(de)(de)振动。而前(qian)置(zhi)电(dian)流(liu)低则存(cun)(cun)(cun)储(chu)电(dian)荷少，即(ji)在(zai)空载或(huo)轻载时(shi)是最(zui)坏条件。所(suo)以进行优(you)化驱动电(dian)路设计时(shi)应着重考虑前(qian)置(zhi)电(dian)流(liu)低的(de)(de)情况，即(ji)空载或(huo)轻载的(de)(de)情况，应使这时(shi)二(er)极管产生(sheng)的(de)(de)振动在(zai)可接受范围内。
MOS管(guan)栅极(ji)(ji)电(dian)荷QG是使栅极(ji)(ji)电(dian)压(ya)从(cong)0升到(dao)10V所需(xu)的栅极(ji)(ji)电(dian)荷，它可(ke)以(yi)表示为驱动电(dian)流值(zhi)与开通时间之积或(huo)栅极(ji)(ji)电(dian)容值(zhi)与栅极(ji)(ji)电(dian)压(ya)之积。现在大部(bu)分MOS管(guan)的栅极(ji)(ji)电(dian)荷QG值(zhi)从(cong)几十纳库仑到(dao)一、两百纳库仑。
MOS管(guan)栅极(ji)电(dian)(dian)(dian)荷(he)QG包含了两个(ge)部(bu)分(fen)：栅极(ji)到(dao)(dao)源极(ji)电(dian)(dian)(dian)荷(he)QGS；栅极(ji)到(dao)(dao)漏(lou)极(ji)电(dian)(dian)(dian)荷(he)QGD—即“Miller”电(dian)(dian)(dian)荷(he)。QGS是(shi)使栅极(ji)电(dian)(dian)(dian)压从(cong)0升到(dao)(dao)门限值（约3V）所(suo)需(xu)电(dian)(dian)(dian)荷(he)；QGD是(shi)漏(lou)极(ji)电(dian)(dian)(dian)压下降时克服“Miller”效应所(suo)需(xu)电(dian)(dian)(dian)荷(he)，这存在于UGS曲线比较(jiao)平(ping)坦(tan)的(de)第二段(duan)（如图5所(suo)示），此(ci)时栅极(ji)电(dian)(dian)(dian)压不变、栅极(ji)电(dian)(dian)(dian)荷(he)积聚而漏(lou)极(ji)电(dian)(dian)(dian)压急聚下降，也(ye)就是(shi)在这时候需(xu)要(yao)(yao)驱动尖峰电(dian)(dian)(dian)流(liu)(liu)限制，这由(you)芯(xin)片内部(bu)完成或外接电(dian)(dian)(dian)阻完成。实际(ji)的(de)QG还(hai)可以(yi)(yi)略(lve)大，以(yi)(yi)减(jian)小(xiao)等效RON，但是(shi)太大也(ye)无益(yi)，所(suo)以(yi)(yi)10V到(dao)(dao)12V的(de)驱动电(dian)(dian)(dian)压是(shi)比较(jiao)合理的(de)。这还(hai)包含一个(ge)重要(yao)(yao)的(de)事实：需(xu)要(yao)(yao)一个(ge)高(gao)的(de)尖峰电(dian)(dian)(dian)流(liu)(liu)以(yi)(yi)减(jian)小(xiao)MOS管(guan)损耗和转换(huan)时间。
重要是(shi)的对于IC来说(shuo)，MOS管的平均电(dian)容负荷并(bing)不是(shi)MOS管的输入电(dian)容Ciss,而是(shi)等效(xiao)输入电(dian)容Ceff(Ceff=QG/UGS)，即整个(ge)0<UGS<UGS(th)的等效(xiao)电(dian)容，而Ciss只是(shi)UGS=0时的等效(xiao)电(dian)容。
漏极(ji)电流(liu)在QG波(bo)(bo)形的QGD阶段出现，该段漏极(ji)电压(ya)依然很高，MOS管(guan)的损(sun)耗该段最大(da)，并随UDS的减(jian)小而减(jian)小。QGD的大(da)部分用来(lai)减(jian)小UDS从关(guan)断电压(ya)到UGS(th)产生的“Miller”效应(ying)。QG波(bo)(bo)形第三段的等效负载电容是(shi)：
在(zai)大多数的(de)开关功率(lv)应用电(dian)路中，当栅(zha)极(ji)被驱动，开关导(dao)通时(shi)漏极(ji)电(dian)流上升的(de)速度(du)是漏极(ji)电(dian)压(ya)下降速度(du)的(de)几倍，这(zhei)(zhei)将造(zao)成功率(lv)损(sun)耗(hao)增加(jia)。为(wei)了解决问(wen)题(ti)可以增加(jia)栅(zha)极(ji)驱动电(dian)流，但(dan)增加(jia)栅(zha)极(ji)驱动上升斜(xie)率(lv)又将带来过冲(chong)、振荡、EMI等(deng)问(wen)题(ti)。优化栅(zha)极(ji)驱动设计，正是在(zai)互(hu)相(xiang)矛盾的(de)要求中寻求一个(ge)平衡点(dian)，而这(zhei)(zhei)个(ge)平衡点(dian)就(jiu)是开关导(dao)通时(shi)漏极(ji)电(dian)流上升的(de)速度(du)和漏极(ji)电(dian)压(ya)下降速度(du)相(xiang)等(deng)这(zhei)(zhei)样一种波(bo)形，理(li)想的(de)驱动波(bo)形如图6所示。
图6的(de)(de)(de)UGS波形(xing)包括了这(zhei)样几部(bu)分：UGS第一(yi)(yi)段是(shi)(shi)快(kuai)速(su)(su)上升到(dao)门限电(dian)(dian)(dian)压(ya)；UGS第二段是(shi)(shi)比较缓(huan)的(de)(de)(de)上升速(su)(su)度以(yi)减慢漏(lou)(lou)(lou)极电(dian)(dian)(dian)流(liu)的(de)(de)(de)上升速(su)(su)度，但(dan)此时(shi)的(de)(de)(de)UGS也必须满(man)足所需的(de)(de)(de)漏(lou)(lou)(lou)极电(dian)(dian)(dian)流(liu)值；UGS第四段快(kuai)速(su)(su)上升使漏(lou)(lou)(lou)极电(dian)(dian)(dian)压(ya)快(kuai)速(su)(su)下降；UGS第五段是(shi)(shi)充(chong)电(dian)(dian)(dian)到(dao)最后的(de)(de)(de)值。当然，要得(de)到(dao)完全(quan)一(yi)(yi)样的(de)(de)(de)驱(qu)动(dong)波形(xing)是(shi)(shi)很困难的(de)(de)(de)，但(dan)是(shi)(shi)可以(yi)得(de)到(dao)一(yi)(yi)个大(da)概(gai)的(de)(de)(de)驱(qu)动(dong)电(dian)(dian)(dian)流(liu)波形(xing)，其上升时(shi)间(jian)等于(yu)理(li)想的(de)(de)(de)漏(lou)(lou)(lou)极电(dian)(dian)(dian)压(ya)下降时(shi)间(jian)或漏(lou)(lou)(lou)极电(dian)(dian)(dian)流(liu)上升的(de)(de)(de)时(shi)间(jian)，并(bing)且具有足够的(de)(de)(de)尖(jian)峰值来充(chong)电(dian)(dian)(dian)开关(guan)期间(jian)的(de)(de)(de)较大(da)等效电(dian)(dian)(dian)容(rong)。该栅极尖(jian)峰电(dian)(dian)(dian)流(liu)IP的(de)(de)(de)计(ji)算(suan)是(shi)(shi)：电(dian)(dian)(dian)荷必须完全(quan)满(man)足开关(guan)时(shi)期的(de)(de)(de)寄生电(dian)(dian)(dian)容(rong)所需。
在笔者设计的48V50A电路中(zhong)采用双晶体管正激式变换(huan)电路，其(qi)开关管采用IXFH24N50，其(qi)参数为：
根(gen)据如前所(suo)述，驱动电压(ya)、电流的理想(xiang)波(bo)形(xing)(xing)不应该是(shi)一条直线，而应该是(shi)如图(tu)6所(suo)示的波(bo)形(xing)(xing)。实验(yan)波(bo)形(xing)(xing)见图(tu)7。
本文详细(xi)介(jie)绍(shao)了MOS管的电(dian)路模型、开关过程、输入(ru)输出电(dian)容、等(deng)效电(dian)容、电(dian)荷(he)存储等(deng)对(dui)(dui)MOS管驱动波形的影(ying)响，及根据(ju)这些(xie)参数对(dui)(dui)驱动波形的影(ying)响进行的驱动波形的优化设计实例，取得了较好(hao)的实际效果。
影响MOSFET开关(guan)速(su)度除了其本身固有(you)Tr,Tf外(wai),还有(you)一个(ge)重要的(de)(de)参(can)数:Qg (栅极(ji)总静电(dian)荷容量(liang)).该参(can)数与(yu)栅极(ji)驱动电(dian)路(lu)的(de)(de)输出内阻(zu)共同构成了一个(ge)时间参(can)数,影响着(zhe)MOSFET的(de)(de)性能(neng)(你主板的(de)(de)MOSFET的(de)(de)栅极(ji)驱动电(dian)路(lu)就(jiu)集成在IRU3055这块PWM控制芯片内); r6 @0 k" S/ l3 }4 u, r/ W
厂家给(ji)出的(de)(de)(de)(de)(de)(de)Tr,Tf值,是(shi)(shi)在栅(zha)极(ji)驱动内阻小(xiao)到(dao)可以忽略的(de)(de)(de)(de)(de)(de)情况(kuang)下测出的(de)(de)(de)(de)(de)(de),实际应用中(zhong)就不一样了,特别是(shi)(shi)栅(zha)极(ji)驱动集成在PWM芯片中(zhong)的(de)(de)(de)(de)(de)(de)电路,从(cong)PWM到(dao)MOSFET栅(zha)极(ji)的(de)(de)(de)(de)(de)(de)布线的(de)(de)(de)(de)(de)(de)宽度,长度,都会深刻影响MOSFET的(de)(de)(de)(de)(de)(de)性能.如果PWM的(de)(de)(de)(de)(de)(de)输出内阻本(ben)来就不低,加(jia)上MOS管(guan)的(de)(de)(de)(de)(de)(de)Qg又(you)大(da),那么不论(lun)其Tr,Tf如何优秀,都可能会大(da)大(da)增(zeng)加(jia)上升和下降(jiang)的(de)(de)(de)(de)(de)(de)时间 。
偶认(ren)为,BUCK同步(bu)变换器中,高侧MOS管(guan)的(de)Qg比RDS等其他参数更重要,另外,栅极驱动内阻(zu)与Qg的(de)配合也很(hen)重要,一定(ding)(ding) 程度上就是由它的(de)充电时(shi)间决定(ding)(ding)高侧MOSFET的(de)开关速度和损耗..
看从哪个(ge)角(jiao)度出发。电(dian)(dian)(dian)荷泻放(fang)慢，说明时(shi)间(jian)(jian)常数大(da)(da)。时(shi)间(jian)(jian)常数是Ciss与(yu)Rgs的(de)乘积。栅(zha)(zha)源极(ji)(ji)绝缘电(dian)(dian)(dian)阻大(da)(da)，说明制(zhi)造工(gong)艺控(kong)制(zhi)较好，材料、芯片和管(guan)壳(qiao)封装的(de)表(biao)面杂质少，漏(lou)电(dian)(dian)(dian)少。时(shi)间(jian)(jian)常数大(da)(da)，栅(zha)(zha)源极(ji)(ji)等(deng)效输(shu)入电(dian)(dian)(dian)容也大(da)(da)。栅(zha)(zha)源极(ji)(ji)等(deng)效输(shu)入电(dian)(dian)(dian)容，与(yu)管(guan)芯尺寸成正(zheng)比并(bing)与(yu)管(guan)芯设(she)计(ji)有(you)关(guan)(guan)。通常，管(guan)芯尺寸大(da)(da)，Ron(导通电(dian)(dian)(dian)阻)小(xiao)、跨(kua)导（增(zeng)益）大(da)(da)。栅(zha)(zha)源极(ji)(ji)等(deng)效电(dian)(dian)(dian)容大(da)(da)，会增(zeng)加(jia)开关(guan)(guan)时(shi)间(jian)(jian)、降(jiang)低开关(guan)(guan)性能、降(jiang)低工(gong)作速度、增(zeng)加(jia)功率(lv)损耗。Ciss与(yu)电(dian)(dian)(dian)荷注入率(lv)成正(zheng)比，可能还与(yu)外加(jia)电(dian)(dian)(dian)压有(you)关(guan)(guan)并(bing)具有(you)非线性等(deng)。以上，均是在相同条件(jian)下的(de)对比。从应用(yong)角(jiao)度出发，同等(deng)价(jia)格，多数设(she)计(ji)希望选(xuan)用(yong)3个(ge)等(deng)效电(dian)(dian)(dian)容（包括Ciss）小(xiao)的(de)器件(jian)。Ciss=Cgd+Cgs，充放(fang)电(dian)(dian)(dian)时(shi)间(jian)(jian)上也有(you)先(xian)后(hou)(hou)，先(xian)是Cgs充满，然(ran)后(hou)(hou)是Cgd。
电子密度的变化(hua)
FET通(tong)过影响(xiang)导电(dian)沟(gou)道(dao)(dao)的(de)(de)(de)(de)尺寸和形状(zhuang)，控(kong)制从源到漏(lou)的(de)(de)(de)(de)电(dian)子流(liu)(liu)（或者(zhe)空(kong)穴流(liu)(liu)）。沟(gou)道(dao)(dao)是由（是否(fou)）加在(zai)栅极(ji)和源极(ji)的(de)(de)(de)(de)电(dian)压(ya)而创造(zao)和影响(xiang)的(de)(de)(de)(de)（为了(le)讨论的(de)(de)(de)(de)简便，这(zhei)默认体(ti)和源极(ji)是相连的(de)(de)(de)(de)）。导电(dian)沟(gou)道(dao)(dao)是从源极(ji)到漏(lou)极(ji)的(de)(de)(de)(de)电(dian)子流(liu)(liu)。
耗(hao)尽模式(shi)
在一(yi)个n沟(gou)(gou)道"耗(hao)尽模式(shi)"器件，一(yi)个负(fu)的(de)(de)栅(zha)(zha)源(yuan)电(dian)(dian)压(ya)将造成一(yi)个耗(hao)尽区(qu)去拓展宽度(du)，自(zi)边界侵占(zhan)沟(gou)(gou)道，使沟(gou)(gou)道变(bian)窄(zhai)。如(ru)果耗(hao)尽区(qu)扩展至(zhi)完全(quan)关闭沟(gou)(gou)道，源(yuan)极(ji)(ji)和漏极(ji)(ji)之间沟(gou)(gou)道的(de)(de)电(dian)(dian)阻将会(hui)变(bian)得很大，FET就会(hui)像(xiang)开关一(yi)样有(you)效的(de)(de)关闭（如(ru)右图所示，当栅(zha)(zha)极(ji)(ji)电(dian)(dian)压(ya)很低时，导(dao)电(dian)(dian)沟(gou)(gou)道几乎不存在）。类似的(de)(de)，一(yi)个正(zheng)的(de)(de)栅(zha)(zha)源(yuan)电(dian)(dian)压(ya)将增大沟(gou)(gou)道尺(chi)寸，而使电(dian)(dian)子更易流过（如(ru)上图所示，当栅(zha)(zha)极(ji)(ji)电(dian)(dian)压(ya)足够高时，沟(gou)(gou)道导(dao)通(tong)）。
增强模(mo)式
相反的(de)(de)(de)，在一(yi)个(ge)(ge)n沟(gou)道(dao)"增强(qiang)模式"器件中(zhong)，一(yi)个(ge)(ge)正(zheng)的(de)(de)(de)栅(zha)源电(dian)(dian)(dian)压(ya)是制(zhi)造导电(dian)(dian)(dian)沟(gou)道(dao)所(suo)必需(xu)的(de)(de)(de)，因为它不可能(neng)在晶(jing)体管中(zhong)自(zi)然(ran)的(de)(de)(de)存在。正(zheng)电(dian)(dian)(dian)压(ya)吸引了(le)体中(zhong)的(de)(de)(de)自(zi)由移动的(de)(de)(de)电(dian)(dian)(dian)子(zi)(zi)向栅(zha)极运动，形成(cheng)了(le)导电(dian)(dian)(dian)沟(gou)道(dao)。但是首先，充足(zu)的(de)(de)(de)电(dian)(dian)(dian)子(zi)(zi)需(xu)要(yao)被(bei)吸引到栅(zha)极的(de)(de)(de)附近区(qu)域去对抗加在FET中(zhong)的(de)(de)(de)掺杂离子(zi)(zi)；这(zhei)形成(cheng)了(le)一(yi)个(ge)(ge)没有运动载流子(zi)(zi)的(de)(de)(de)被(bei)称(cheng)为耗(hao)尽区(qu)的(de)(de)(de)区(qu)域，这(zhei)种(zhong)现象被(bei)称(cheng)为FET的(de)(de)(de)阈值电(dian)(dian)(dian)压(ya)。更高的(de)(de)(de)栅(zha)源电(dian)(dian)(dian)压(ya)将会吸引更多的(de)(de)(de)电(dian)(dian)(dian)子(zi)(zi)通过(guo)栅(zha)极，则(ze)会制(zhi)造一(yi)个(ge)(ge)从源极到漏极的(de)(de)(de)导电(dian)(dian)(dian)沟(gou)道(dao)；这(zhei)个(ge)(ge)过(guo)程叫做"反型"。
1．准备工作测量(liang)之前，先把人(ren)体对(dui)地(di)(di)短路后(hou)，才能摸触(chu)MOSFET的(de)管脚(jiao)。最好在手腕上接一条导线(xian)与大地(di)(di)连通，使人(ren)体与大地(di)(di)保持(chi)等(deng)电位(wei)。再把管脚(jiao)分开，然后(hou)拆掉导线(xian)。
2．判定(ding)电极(ji)将万用(yong)表拨于R×100档，首先(xian)确(que)定(ding)栅(zha)极(ji)。若(ruo)某脚与其(qi)(qi)它脚的(de)电阻都(dou)是无穷大(da)，证(zheng)明此(ci)(ci)脚就是栅(zha)极(ji)G。交(jiao)换表笔重测量，S-D之间的(de)电阻值应为(wei)几(ji)百欧至几(ji)千欧，其(qi)(qi)中阻值较小的(de)那一次，黑表笔接的(de)为(wei)D极(ji)，红表笔接的(de)是S极(ji)。日本生产(chan)的(de)3SK系列产(chan)品，S极(ji)与管(guan)壳接通(tong)，据此(ci)(ci)很(hen)容易确(que)定(ding)S极(ji)。
电(dian)子管(guan)栅极(ji)的(de)检测：
1．以(yi)额定电压点亮灯丝并(bing)预热数(shu)十秒。
2．万用表置于Rx100档(dang)，以黑表笔接(jie)触栅极，红(hong)表笔接(jie)触阴极。如果(guo)出现(xian)一个稳定的示数，则证明(ming)电子(zi)管(guan)基本是正常的。相(xiang)同(tong)条(tiao)件(jian)下同(tong)新管(guan)测得的数值(zhi)进行(xing)比较可(ke)以大致得出管(guan)子(zi)的老(lao)化程度。
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