CMOS电路的(de)输(shu)入阻抗高有(you)利于并(bing)行连接(jie)多个器件？
信息来源：本(ben)站(zhan) 日期：2017-08-30
输入阻抗(kang)高
由于(yu)栅氧化(hua)膜与(yu)(yu)硅衬底绝缘，所(suo)(suo)以CMOS的(de)输入(ru)具(ju)有(you)(you)(you)十分高的(de)输入(ru)阻抗。实践的(de)CMOS器件中，输入(ru)级装备有(you)(you)(you)维护电(dian)路（维护二极管(guan)或维护MOS晶体管(guan)），这些器件通常是反向偏置的(de)，所(suo)(suo)以具(ju)有(you)(you)(you)几十MQ以上(shang)的(de)输入(ru)阻抗。不沦怎样(yang)，与(yu)(yu)双极IC相(xiang)比，具(ju)有(you)(you)(you)十分高的(de)输入(ru)阻抗。关(guan)于(yu)交流来说，MOS晶体管(guan)的(de)栅极能(neng)够等效(xiao)为(wei)平行板电(dian)容(rong)器的(de)电(dian)极，所(suo)(suo)以具(ju)有(you)(you)(you)几pF的(de)电(dian)容(rong)晕。图10.17示(shi)出(chu)它的(de)等效(xiao)电(dian)路。
如图(tu)10. 18所(suo)示，输(shu)入阻抗高(gao)有利于并行衔接多个器件（增(zeng)加扇出(chu)）。双(shuang)极器件串，扇出(chu)数经(jing)常遭到限制。而(er)对手CMOS，假(jia)如只思索传输(shu)延迟时(shi)间，能(neng)够自在地衔接。这有助于削减逻辑电路的冗(rong)余度／高(gao)效率的设(she)计。
另外，如图(tu)10.19所(suo)示，能够(gou)外接(jie)电(dian)(dian)容(rong)器(qi)或电(dian)(dian)阻，构成(cheng)大经常(chang)数定(ding)时电(dian)(dian)路(lu)(lu)／延迟电(dian)(dian)路(lu)(lu)。这种状况(kuang)下(xia)，不(bu)是运用大容(rong)量的(de)电(dian)(dian)容(rong)器(qi)，而是调整电(dian)(dian)阻以(yi)到达需求的(de)经常(chang)数。经过CMOS的(de)输(shu)入电(dian)(dian)容(rong)和选择(ze)外接(jie)的(de)电(dian)(dian)阻值，能够(gou)构成(cheng)简易的(de)定(ding)时电(dian)(dian)路(lu)(lu)／延迟电(dian)(dian)路(lu)(lu)。但是需求留(liu)意迟缓的(de)输(shu)入信号存(cun)在(zai)有潜在(zai)的(de)费事，这个问题后面还谈判论。
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