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MOS开关

开(kai)关(guan)(guan)在集成电路设计中(zhong)有很(hen)多(duo)作(zuo)用(yong)(yong)(yong)。在模(mo)拟(ni)电路中(zhong)，开(kai)关(guan)(guan)被用(yong)(yong)(yong)来实现诸如(ru)电阻的(de)开(kai)关(guan)(guan)仿真(zhen)[1]等(deng)有用(yong)(yong)(yong)的(de)功能。开(kai)关(guan)(guan)同样(yang)也(ye)用(yong)(yong)(yong)于多(duo)路选择、调制(zhi)和其他许多(duo)应用(yong)(yong)(yong)。在数字电路中(zhong)，开(kai)关(guan)(guan)被用(yong)(yong)(yong)做传输门(men)，并加入了在标准逻辑电路没有的(de)尺寸的(de)灵(ling)活性。本(ben)节的(de)目(mu)的(de)是研究与CMOS集成电路兼(jian)容(rong)的(de)开(kai)关(guan)(guan)特性。

我们从(cong)电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)压(ya)(ya)(ya)控制(zhi)开(kai)(kai)(kai)(kai)关(guan)(guan)(guan)(guan)(guan)(guan)的(de)(de)(de)(de)特性(xing)开(kai)(kai)(kai)(kai)始。图(tu)4.1-1所示(shi)为(wei)(wei)该器件(jian)模型(xing)。电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)压(ya)(ya)(ya)vc控制(zhi)开(kai)(kai)(kai)(kai)关(guan)(guan)(guan)(guan)(guan)(guan)的(de)(de)(de)(de)状(zhuang)态(tai)(tai)——开(kai)(kai)(kai)(kai)或关(guan)(guan)(guan)(guan)(guan)(guan)。电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)压(ya)(ya)(ya)控制(zhi)开(kai)(kai)(kai)(kai)关(guan)(guan)(guan)(guan)(guan)(guan)是(shi)(shi)(shi)(shi)一个(ge)三端(duan)(duan)(duan)(duan)网(wang)络(luo)，其(qi)中(zhong)A、B端(duan)(duan)(duan)(duan)组成(cheng)开(kai)(kai)(kai)(kai)关(guan)(guan)(guan)(guan)(guan)(guan)，c端(duan)(duan)(duan)(duan)是(shi)(shi)(shi)(shi)控制(zhi)电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)压(ya)(ya)(ya)vc作(zuo)用端(duan)(duan)(duan)(duan)。开(kai)(kai)(kai)(kai)关(guan)(guan)(guan)(guan)(guan)(guan)最重(zhong)要的(de)(de)(de)(de)特性(xing)是(shi)(shi)(shi)(shi)它的(de)(de)(de)(de)导通电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)roN和(he)关(guan)(guan)(guan)(guan)(guan)(guan)断电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)阻(zu)rOFF。理(li)想情况下，rON为(wei)(wei)零而roFF为(wei)(wei)无(wu)穷(qiong)大(da)，实际上并非(fei)如此。此外，这些值与(yu)(yu)端(duan)(duan)(duan)(duan)口条件(jian)有关(guan)(guan)(guan)(guan)(guan)(guan)，绝不会(hui)是(shi)(shi)(shi)(shi)常(chang)数(shu)。通常(chang)，开(kai)(kai)(kai)(kai)关(guan)(guan)(guan)(guan)(guan)(guan)会(hui)有一些电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)压(ya)(ya)(ya)偏(pian)移，图(tu)4.1-1中(zhong)用Vos模拟。Vos表(biao)示(shi)当开(kai)(kai)(kai)(kai)关(guan)(guan)(guan)(guan)(guan)(guan)为(wei)(wei)导通状(zhuang)态(tai)(tai)、电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)流(liu)等(deng)于(yu)零时(shi)，端(duan)(duan)(duan)(duan)点A和(he)B之间(jian)(jian)存在(zai)(zai)的(de)(de)(de)(de)小幅值电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)压(ya)(ya)(ya)。IOFF表(biao)示(shi)开(kai)(kai)(kai)(kai)关(guan)(guan)(guan)(guan)(guan)(guan)为(wei)(wei)断开(kai)(kai)(kai)(kai)状(zhuang)态(tai)(tai)的(de)(de)(de)(de)漏(lou)电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)流(liu)。电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)流(liu)IAIB表(biao)示(shi)开(kai)(kai)(kai)(kai)关(guan)(guan)(guan)(guan)(guan)(guan)端(duan)(duan)(duan)(duan)点与(yu)(yu)地之间(jian)(jian)的(de)(de)(de)(de)漏(lou)电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)流(liu)（或其(qi)他电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)源电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)压(ya)(ya)(ya)）。图(tu)4.1-1中(zhong)偏(pian)移源和(he)漏(lou)电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)流(liu)的(de)(de)(de)(de)极性(xing)是(shi)(shi)(shi)(shi)不确定的(de)(de)(de)(de)，图(tu)中(zhong)的(de)(de)(de)(de)方向是(shi)(shi)(shi)(shi)任(ren)意标(biao)注的(de)(de)(de)(de)。在(zai)(zai)模拟采(cai)样数(shu)据电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)路应用中(zhong)，寄(ji)(ji)(ji)生(sheng)(sheng)电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)是(shi)(shi)(shi)(shi)一个(ge)需认真考虑的(de)(de)(de)(de)问题。电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)CA和(he)CB是(shi)(shi)(shi)(shi)开(kai)(kai)(kai)(kai)关(guan)(guan)(guan)(guan)(guan)(guan)端(duan)(duan)(duan)(duan)A、B与(yu)(yu)地之间(jian)(jian)的(de)(de)(de)(de)寄(ji)(ji)(ji)生(sheng)(sheng)电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)。电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)CAB开(kai)(kai)(kai)(kai)关(guan)(guan)(guan)(guan)(guan)(guan)端(duan)(duan)(duan)(duan)A、B之间(jian)(jian)的(de)(de)(de)(de)寄(ji)(ji)(ji)生(sheng)(sheng)电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)。电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)CAC和(he)CBC存在(zai)(zai)于(yu)电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)压(ya)(ya)(ya)控制(zhi)端(duan)(duan)(duan)(duan)C和(he)开(kai)(kai)(kai)(kai)关(guan)(guan)(guan)(guan)(guan)(guan)端(duan)(duan)(duan)(duan)A、B之间(jian)(jian)的(de)(de)(de)(de)寄(ji)(ji)(ji)生(sheng)(sheng)电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)。电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)容(rong)(rong)CAC和(he)CBC的(de)(de)(de)(de)影响(xiang)称(cheng)为(wei)(wei)电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)荷馈通——由此控制(zhi)电(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)(dian)压(ya)(ya)(ya)的(de)(de)(de)(de)一部分(fen)会(hui)出现在(zai)(zai)开(kai)(kai)(kai)(kai)关(guan)(guan)(guan)(guan)(guan)(guan)A、B端(duan)(duan)(duan)(duan)。

MOS技术的一个优点是可提供一个性能良好的开关。图4.1-2显示了一个MOS晶体管被用做开关的情况。它的性能可以由图4.1-1显示的MOS晶体管大信号模型构成的开关确定。可以看到，MOS晶体管的漏极或源极做端点A或o取决于端点电压（即，对n沟道管，如果A端电位高于B，那么A端是漏极，B端是源极）。导通电阻由rD、rs的组合与始终存在的沟道电阻串联组成。通常rD和rs的影响很小，所以主要考虑沟道电阻。沟道电阻的表达式可这样求得：在开关导通状态，开关两端的电压很小，且VGS很大。因此，MOS器件可以假设工作在非饱和区。式(3.1-1)重写如下以表示这个状态：

式(shi)中(zhong)，VDS比(bi)VGS - VT小，但是比(bi)零大(VDS为负(fu)时，VGS变为 VGD)。小信号沟道电阻(zu)由下式(shi)给出：

式(4.1-2)中的Q是晶体管的静态工作点。图4.1-3说明了n沟道管漏极电流随漏、源电压变化的曲线，其巾管子的宽长比WIL=5/1，VGS等间隔增加。此图说明了MOS管下作的一些重要原理。注意，图中的曲线并不是关于Vl=0对称的。这是因为晶体管端（漏、源）开关起着Vl过零的转换作用。例如，当VI为正时，B点是漏极，A点为源极，且VBS同定为-2.5V，VGS由给定的VG固定。当V1为负时，B点为源极，A点为漏极，且VI和VBS连续减少，而VGS增加，从而导致电流增加。

图4.1-4显示了当VDS=0.1V、W/L=1、2、5和10时rON随VGS变化的图。从图中可以看出W/L越大，roN越低。当VGS减到VT(VT=0.7V)时，rON为无穷大，因为开关断开。

当VGS小于(yu)或等于(yu)VT时，开(kai)关断开(kai)，理(li)想情况(kuang)下rOFF为(wei)无(wu)穷大(da)。当然，它(ta)不可能为(wei)无(wu)穷大(da)。但因为(wei)它(ta)非常(chang)大(da)，截(jie)止状态的性能由(you)漏(lou)极(ji)-体(ti)和源(yuan)极(ji)-体(ti)的漏(lou)电(dian)流(liu)决定，就像亚(ya)阈值电(dian)压区从(cong)漏(lou)到隙(xi)的漏(lou)电(dian)流(liu)一样。从(cong)源(yuan)和漏(lou)到体(ti)的漏(lou)电(dian)流(liu)主(zhu)要是(shi)pn结漏(lou)电(dian)流(liu)，在(zai)图4.1-1中(zhong)用IA和IB模拟。典型情况(kuang)下，漏(lou)电(dian)流(liu)在(zai)室温下为(wei)1fA/μm2的数(shu)量级，且温度(du)每升高(gao)8℃而增(zeng)长一倍(bei)（见例2.5-1）。

图4.1-1中(zhong)模拟的(de)失调电压在MOS开关中(zhong)不存在，因此(ci)，在MOS开关性(xing)能中(zhong)不必考虑(lv)。图4.1-1中(zhong)的(de)电容(rong)CA、CB、CAC和CBC直接(jie)对应于MOS管(guan)(guan)的(de)电容(rong)CBS、CBD、CGS和CCD（见(jian)图3.2-1）。MOS管(guan)(guan)的(de)CAB很小，通常可以忽略。

开关(guan)(guan)(guan)的一个重要方面是开关(guan)(guan)(guan)端(duan)和控制端(duan)问电(dian)(dian)压(ya)(ya)(ya)的变化范围(wei)。对n沟(gou)(gou)道(dao)(dao)(dao)MOS管(guan)，我们看(kan)到栅(zha)极(ji)电(dian)(dian)压(ya)(ya)(ya)应该比源(yuan)和漏极(ji)电(dian)(dian)压(ya)(ya)(ya)大得(de)多，以(yi)确保(bao)MOS管(guan)导(dao)通。作为p沟(gou)(gou)道(dao)(dao)(dao)管(guan)，栅(zha)极(ji)电(dian)(dian)压(ya)(ya)(ya)应该比源(yuan)和漏极(ji)电(dian)(dian)压(ya)(ya)(ya)小(xiao)得(de)多。典型情况下，n沟(gou)(gou)道(dao)(dao)(dao)开关(guan)(guan)(guan)的体接(jie)最负值（p沟(gou)(gou)道(dao)(dao)(dao)开关(guan)(guan)(guan)的体接(jie)最高电(dian)(dian)位）。这个要求可以(yi)用n沟(gou)(gou)道(dao)(dao)(dao)开关(guan)(guan)(guan)来说明。假设(she)栅(zha)极(ji)的导(dao)通电(dian)(dian)压(ya)(ya)(ya)是正电(dian)(dian)源(yuan)电(dian)(dian)压(ya)(ya)(ya)VDD，体接(jie)地，保(bao)持n沟(gou)(gou)道(dao)(dao)(dao)开关(guan)(guan)(guan)导(dao)通，直到开关(guan)(guan)(guan)端(duan)信(xin)号(hao)（源(yuan)、漏端(duan)电(dian)(dian)压(ya)(ya)(ya)近似(si)相等）接(jie)近VDD-VT。当信(xin)号(hao)达到VDD-VT时(shi)，开关(guan)(guan)(guan)开始转(zhuan)向关(guan)(guan)(guan)断(duan)。n沟(gou)(gou)道(dao)(dao)(dao)开关(guan)(guan)(guan)的典型电(dian)(dian)压(ya)(ya)(ya)如(ru)图4.1-5所示，其中开关(guan)(guan)(guan)被连接(jie)在两(liang)个网(wang)络中间。

如图4.1-6所示，考虑利用开关为电容充电。n沟道管被用做升关，且Vφ是作用在栅极上的控制电压（时钟）。在电路的电荷转移过程中，开关的导通电阻起重要作用。例如，当Vφ升高(Vφ>Vin+ VT)，M1将C连接到电压源vin此时的等效电路如图4.1-7所示，可以看做C以时间常数rON C充电到Vin。为了有效地工作，必须满足rON C<

考虑这样一种情况，Vφ为高电平的时间T=0.1μS，C=0.2pF，那么导通电阻rON必须小于100kΩ才能满足电荷转移时间等于5倍时间常数。对于5V的时钟摆幅和2.5V的Vin以及图4.1-4中示出的W=L的MOS管，rON≈6.4kΩ。此值在所要求的时间内进行电荷转移来说已足够小。我们希望开关尽可能小（即具有最小的WxL），从而可以减小来自栅极的电荷馈通。

图4.1-6中的开关在关断状态除了其漏电流之外，对电路的影响很小。图4.1-8显示了一个采样保持电路，电路中漏电流可能引起严重问题。如果CH不够大，那么在保持模式中MOS开关是断开的，漏电流会使CH充上或放掉相当量的电荷。

在单片(pian)集成电路开关中，最严重的(de)(de)(de)限制(zhi)之一(yi)(yi)是(shi)(shi)时(shi)钟(zhong)馈(kui)(kui)通(tong)效应。时(shi)钟(zhong)馈(kui)(kui)通(tong)（也称做电荷注入和(he)电荷馈(kui)(kui)通(tong)）是(shi)(shi)由(you)于栅到(dao)源(yuan)和(he)漏的(de)(de)(de)耦合(he)电容引起的(de)(de)(de)。这个(ge)耦合(he)会导(dao)致栅极信号（一(yi)(yi)般是(shi)(shi)时(shi)钟(zhong)）传(chuan)送到(dao)源(yuan)极昶I漏极节(jie)点，这是(shi)(shi)一(yi)(yi)个(ge)虽不希望但却不可(ke)避免的(de)(de)(de)影响。电荷注入涉(she)及一(yi)(yi)个(ge)复杂(za)的(de)(de)(de)过(guo)程，引起的(de)(de)(de)影响取(qu)决于诸如晶体(ti)管(guan)的(de)(de)(de)版图(tu)、尺(chi)寸、源(yuan)极和(he)漏极节(jie)点的(de)(de)(de)阻(zu)抗和(he)栅极的(de)(de)(de)波形等一(yi)(yi)系(xi)列因素(su)。试(shi)图(tu)对(dui)所有这些影响进行精确的(de)(de)(de)分析(xi)是(shi)(shi)不可(ke)能的(de)(de)(de)——我们(men)用(yong)计算(suan)机去做！然而，对(dui)这些重要影响的(de)(de)(de)定性了(le)解仍是(shi)(shi)有用(yong)的(de)(de)(de)。

考虑适合(he)于(yu)研究(jiu)电(dian)荷注入分析的(de)简单电(dian)路如(ru)图(tu)4.1-9(a)所示(shi)(shi)。图(tu)4.1-9(b)给出了管子的(de)模(mo)型(xing)，用电(dian)阻Rchannel和(he)Cchannel表(biao)(biao)示(shi)(shi)沟(gou)道(dao)电(dian)阻和(he)栅(zha)-沟(gou)道(dao)耦合(he)电(dian)容。Cchannel和(he)Rchannel值(zhi)取决于(yu)器件(的(de)端(duan)(duan)(duan)口情况(kuang)。沟(gou)道(dao)中的(de)分布电(dian)阻用Rchannel表(biao)(biao)示(shi)(shi)。除沟(gou)道(dao)电(dian)容外还(hai)有(you)交(jiao)叠电(dian)容CGSO和(he)CGDO。为了近(jin)似计算总(zong)沟(gou)道(dao)电(dian)容，可如(ru)图(tu)4.1-9(c)所示(shi)(shi)将耦合(he)电(dian)容分成(cheng)两个相等的(de)部分并入栅(zha)—源端(duan)(duan)(duan)和(he)栅(zha)-漏端(duan)(duan)(duan)。这样的(de)处理是有(you)益的(de)。

图4.1-9电路中，电荷随着管子栅极电压φ1高到低的跳变而产牛的注入是令人感兴趣的。此外，考虑栅电压过渡的两种情况（快跃变时间和慢跃变时间）很方便。首先考虑慢跃变情况（慢和快的意思很快将会介绍）。当栅极电压降低时，有电荷注入沟道。但是最初管子保持导通状态，所以无论怎样，注入的电荷只在输入电压源VS中流动，不会出现在负载电容CL上。随着栅极电压降低到某一点，管子截止（当栅极电压达到VS+VT时）。当管子截止时，注入电荷除了流进CL之外没有其他路径可走。

对于快跃变(bian)的(de)(de)情(qing)况，与沟道电(dian)阻和沟道电(dian)容(rong)有(you)关的(de)(de)时(shi)间常数限制着流(liu)向电(dian)压(ya)源的(de)(de)电(dian)荷量(liang)，因此(ci)当(dang)晶体管处于导通状态时(shi)，一些注入(ru)的(de)(de)沟道电(dian)荷就提供给CL以影响其(qi)匕的(de)(de)总(zong)电(dian)荷。

为(wei)了(le)(le)对快(kuai)慢情(qing)况(kuang)有更进一(yi)步(bu)的了(le)(le)解，将栅(zha)极(ji)电(dian)(dian)压模拟为(wei)分(fen)段(duan)恒定(ding)波形(xing)（一(yi)个量化(hua)波形(xing)）并考虑每个跳(tiao)变(bian)(bian)(bian)过(guo)程(cheng)中(zhong)电(dian)(dian)荷的流动，如图4.1-10所(suo)示(shi)。图中(zhong)，所(suo)示(shi)的CL电(dian)(dian)压的变(bian)(bian)(bian)化(hua)范围表示(shi)管子导(dao)通时(shi)(shi)的工作情(qing)况(kuang)。在(zai)两种情(qing)况(kuang)中(zhong)，量化(hua)的电(dian)(dian)压步(bu)长是相同的，但是步(bu)长间的时(shi)(shi)间是不同的。CL两端电(dian)(dian)压是呈(cheng)指(zhi)数(shu)变(bian)(bian)(bian)化(hua)的，其时(shi)(shi)间常数(shu)由沟(gou)道电(dian)(dian)阻和沟(gou)道电(dian)(dian)容决定(ding)，并不随快(kuai)、慢情(qing)况(kuang)而改变(bian)(bian)(bian)。

分析表达式可以得出对管子在快慢情况下工作的近似描述[2]。考虑栅极电压从VH到VL的变化（即5.0V到0.0V），其在时域中可以描述为：

这里的U是VG（t）的斜率。工作在慢跃变时由以下关系所确定：

这里VHT定义为：

由电荷注入引(yin)起的误(wu)差（所希望(wang)的电压Vs和实际(ji)电压VcL之(zhi)间的差）由下式描述：

在快开关情况下由下列关系(xi)确定：

误差电压(ya)给(ji)出为：

下(xia)面的例子说明由式(4.1-3)到式(4.1-8)所给出的电荷馈通模拟的应用。

例4.1-1  电荷(he)馈通(tong)误差(cha)的计算

计算图4.1-9所示电路中电荷馈通的影响。其中Vs=1.0V,CL=200fF，W/L=0.8μm/0.8μm，VG有两种情况见下图的说明。模型参数见表3.1-2和表3.2-1。忽略AL和△W的影响。

解：

情况1：第一步要确定表达式中U的值：

在0.2ns之后，从5V跳变到(dao)OV，U=25x109V/s。

为(wei)了确定工作(zuo)状态，必(bi)须首先验证下(xia)面的关(guan)系(xi)：

观察到在晶体管开关上有反向偏置影响VT，VHT为：

因此给出：

所以(yi)为快速状态。

由(you)快速状态应用式(shi)(4.1-8)得：

情况(kuang)2：第一步要确(que)定(ding)表达式中U的值：

在10 ns之后从5V降到OV时，U=5xl08，于是按照下面的测试表明是慢速状态：

这(zhei)个(ge)例子说明(ming)了电(dian)荷(he)(he)馈(kui)(kui)通模(mo)型的(de)(de)应(ying)用(yong)。读(du)者应(ying)该得到(dao)警示，不(bu)要期(qi)望从式(4.1-3)到(dao)式(4.1-8)得到(dao)实际电(dian)路中(zhong)关(guan)于(yu)电(dian)荷(he)(he)馈(kui)(kui)通量的(de)(de)精确答案。这(zhei)个(ge)模(mo)型只是有助于(yu)了解各种电(dian)路元件和端(duan)口(kou)条(tiao)件的(de)(de)影响，以便(bian)在最(zui)小化设计(ji)中(zhong)出(chu)现不(bu)希(xi)望有的(de)(de)现象(xiang)。

采(cai)用(yong)图4.1-11所示的(de)(de)(de)(de)技(ji)术有可(ke)能部(bu)分抵消馈(kui)通(tong)(tong)效应。在这(zhei)(zhei)(zhei)里虚(xu)拟MOS管MD（这(zhei)(zhei)(zhei)里源和漏被(bei)接到信号线(xian)，栅极接反(fan)相(xiang)时钟(zhong)(zhong)端(duan)、）被(bei)用(yong)来提(ti)供与Ml反(fan)相(xiang)的(de)(de)(de)(de)时钟(zhong)(zhong)馈(kui)人。MD的(de)(de)(de)(de)面积可(ke)以被(bei)设计成提(ti)供最小的(de)(de)(de)(de)时钟(zhong)(zhong)馈(kui)通(tong)(tong)。但遗憾(han)的(de)(de)(de)(de)是，这(zhei)(zhei)(zhei)个办法不可(ke)能完全消除馈(kui)通(tong)(tong)，并且(qie)在某些(xie)情况(kuang)下(xia)还(hai)会(hui)更糟。另外还(hai)必须(xu)提(ti)供一个反(fan)相(xiang)时钟(zhong)(zhong)作用(yong)到虚(xu)拟开关上。可(ke)以通(tong)(tong)过采(cai)用(yong)最大(da)可(ke)能的(de)(de)(de)(de)电(dian)容(rong)、相(xiang)对较小几何尺寸的(de)(de)(de)(de)开关和保持尽可(ke)能小的(de)(de)(de)(de)时钟(zhong)(zhong)摆幅来减少时钟(zhong)(zhong)馈(kui)通(tong)(tong)。通(tong)(tong)常，这(zhei)(zhei)(zhei)些(xie)解(jie)决方案(an)会(hui)在其他方面产(chan)生问(wen)题，这(zhei)(zhei)(zhei)就需要进行一些(xie)折中。

单沟道MOS升关导致的动态范网限制可以采用图4.1-12所示的CMOS开关加以避免。使用CMOS技术，开关通常由如图所示的、并联的p沟道和n沟道增强型管构成。在这种结构中，当φ值为低时，两只管子均截止，实现一个有效的开路。当φ值为高时，两只管子均导通，给出一个低阻抗状态。p沟道管和n沟道管的体分别连接至最高和最低电位。CMOS开关优于单沟道MOS开关的主要方面是在导通状态下模拟信号的动态范围明显增加。

在图(tu)4.1-13中模(mo)拟(ni)信号动态范围的(de)(de)(de)增加是(shi)(shi)显然(ran)的(de)(de)(de)，图(tu)中画出了CMOS开关导(dao)通电(dian)阻作(zuo)为输(shu)入电(dian)压函数的(de)(de)(de)变化关系。此图(tu)中，p沟(gou)(gou)道管(guan)(guan)和n沟(gou)(gou)道管(guan)(guan)的(de)(de)(de)尺寸这样来设置，以至于(yu)在相同端口(kou)条件(jian)下(xia)有等(deng)效的(de)(de)(de)电(dian)阻。双(shuang)峰性能是(shi)(shi)由于(yu)当Vin为低电(dian)平时，n沟(gou)(gou)道管(guan)(guan)起主导(dao)作(zuo)用(yong)，而(er)Vin为高电(dian)平（接近VDD）时p沟(gou)(gou)道管(guan)(guan)起主导(dao)作(zuo)用(yong)。在中间（VDD/2附近），两(liang)个管(guan)(guan)子的(de)(de)(de)并联导(dao)致出现最低值(zhi)。中间的(de)(de)(de)凹点是(shi)(shi)由于(yu)迁移率降(jiang)低的(de)(de)(de)影响，在用(yong)LEVEL 1模(mo)型分析(xi)时并不明(ming)显。

在本节(jie)中(zhong)(zhong)，我(wo)们已经看(kan)到MOS管可以构成积(ji)分电路中(zhong)(zhong)最好(hao)的(de)(de)开关之一(yi)。它们只需要很小的(de)(de)面积(ji)，非常(chang)低的(de)(de)功耗，并(bing)且在多数应(ying)用(yong)中(zhong)(zhong)能够提供合理的(de)(de)rON和roFF值。把适宜的(de)(de)开关实现放进(jin)设计者(zhe)的(de)(de)基本设计模块中(zhong)(zhong)将(jiang)(jiang)产生一(yi)些有趣和有用(yong)的(de)(de)电路及系统，这些将(jiang)(jiang)在以后几章介绍。

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